关于verilog-A做tran仿真的问题

fengtang2332 · 发表于 2010-11-29 21:18:58

回复 4# cherry99

verilog-A编写后，会生成symbol，直接调用symbol就可以了。

harry1862pd · 发表于 2011-3-23 09:48:58

很好的资料！

deng1205 · 发表于 2011-8-26 08:51:48

我还没入门

122013137 · 发表于 2011-11-20 17:55:36

还没入门还没入门

xinleiye · 发表于 2015-5-18 19:41:09

回复 2# fengtang2332

error detected in psf library while writing to file 'tran.tran'。同遇到此问题，不太明白楼主说的原因

fengtang2332 · 发表于 2015-5-19 17:21:03

回复 25# xinleiye

仔细检查内部每一个点的电压，可能是因为有一个节点的电压很大，造成的这种现象。
尤其是不合理的反馈。

黄一芯 · 发表于 2023-3-14 00:17:32

fengtang2332 发表于 2010-4-13 18:47
三楼 lovelixian，关于用spectre仿真veriloga描述的模型的问题，首先是写一个.va文件，生成一个symbol，然 ...

我仿真输入和输出时钟都为零，盲猜是因为没有加电压，但是simbol的两个输入端口都加时钟了，没有端口加VDD了怎么办，改代码加端口吗

fengtang2332 · 发表于 2023-3-28 16:35:32

黄一芯发表于 2023-3-14 00:17
我仿真输入和输出时钟都为零，盲猜是因为没有加电压，但是simbol的两个输入端口都加时钟了，没有端口加VD ...

对，加电源，地的端口，否则没有电源地

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