请教一个VCS仿真对verilog2001语法支持的问题

sunhao0000

我在VCS仿真的时候出现一个问题
verilog代码某个文件里面用了一段
generate
    if （）
        begin
            //电路描述1
        end
    elseif（）
        begin
            //电路描述2
        end
    else
        begin
            //电路描述3
        end
endgenerate
里面选择条件是根据这个文件的参数来选择其中一段电路的生成相应的电路代码，现在就是在generate外面参数还是对的，比如说应
该是这个参数满足电路1的分支，但是跑仿真的时候发现跑到别的分支里了。出现这个问题是不是VCS对2001语法的支持会出错？各位
有没有遇到这种现象，如果有的话该怎么解决，期待各位大侠的指教！

我用得仿真环境VCS7.2

whxqq

不应该吧

cheng066

仿真时在命令中加入+v2k试试看

幽谷寻风

VCS +v2k 。。。。。
还有就是软件版本升级