比较烦，想转向SystemVerilog,可是公司刚买的SUMMIT的全套系统级工具

元龙高卧 · 发表于 2004-11-4 10:58:46

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System Architecture
Visual Elite
V-CPU
加上WINDRIVER的VxWORKS
个人觉得SYSTEMC在系统级的描述和验证上还是有一些优势

atuhappy · 发表于 2004-11-4 11:16:55

不支持SystemVerilog吗？

元龙高卧 · 发表于 2004-11-4 11:37:13

不支持
在SYS ARCHITECTURE里只支持SYSTEMC，还有他自己的叫FASTC
好像没什么市场，搞明白了好像不太有市场
所以没什么太大的兴趣，不太认真的干
烦请指点小弟一下

atuhappy · 发表于 2004-11-4 13:17:20

既然是工作，就要认真的干，发发牢骚还是可以的

风再起 · 发表于 2004-11-4 21:58:23

SystemVerilog现在有标准了吗？楼主有没有相关的资料贴出来共同学习学习？
SystemVerilog比Verilog2001好啊，可是支持的软件、工具也太少，只有仿真、综合、布线、测试全流程都能支持了才敢用啊，就比如Verilog2001的Generate语句，现在我都不敢用，因为LDV 5.0都不支持，LDV 5.1好像也支持case generate，不支持if else的generate，楼主怎么看这个问题？

seaman · 发表于 2004-11-5 09:09:24

SystemVerilog 3.01的spec有啊，现在也有些eda厂商号称支持systemVerilog了，不过都是支持它的一个子集，没有全部特性都支持的

元龙高卧 · 发表于 2004-11-5 13:04:10

以前用VHDL，现在开始系统级做体系结构的东西，刚开始
SYSTEMVERILOG现在还是厂商在推，一定程度上是出于一些商业的目的
现在手头也几乎没什么资料

fwang · 发表于 2004-11-5 16:24:53

[这个贴子最后由fwang在 2004/11/05 09:19pm 第 1 次编辑]

这个玩意儿一套得多少钱呀？
我想知道在决策的时候有没有什么具体需求呀？
总不能花了老多钱当个冤大头吧

下面引用由元龙高卧在 2004/11/05 01:04pm 发表的内容：
以前用VHDL，现在开始系统级做体系结构的东西，刚开始
SYSTEMVERILOG现在还是厂商在推，一定程度上是出于一些商业的目的
现在手头也几乎没什么资料

元龙高卧 · 发表于 2004-11-6 13:45:10

上面这些东西一共花了大概260W，当时还有两个备选
可是最终选了他们

比较烦，想转向SystemVerilog,可是公司刚买的SUMMIT的全套系统级工具

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