突然发现assign用的好少

ruiruio4 · 发表于 2009-12-15 11:25:31

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本帖最后由 ruiruio4 于 2009-12-15 22:57 编辑

突然发现在我的设计中assign用的好少，或许是我对assign理解不够吧，assign 在模块中并行执行，每一次时钟跳变就有输出。印象很深刻的就是在并行移位转串行输出中很典型，可是其他的地方想不出如何用assgn ，也好像用不上。不知道大家有类似感觉没有？谢谢！！交流加深理解……

下面回帖的朋友，真是对不住了，由于发帖时间紧凑，可能没说清楚。下面补充一下
现在我写到的很多代码（主要涉及时序驱动、状态机）基本没有用到verilog 里面的连续赋值assign，常用到就是 always 模块、if else ,case \begin ....end ，由于有的资料说，少用 for 语句，其实我还没有用到过 while 。
我发贴的意思就是：之前学到的主要赋值——连续赋值和过程赋值，其中之一 assign，居然很少用到。可能像5楼的朋友说的一样，实现组合逻辑很好用吧，我现在没做什么组合逻辑。

MOSFET · 发表于 2009-12-15 13:06:09

简单的组合用assign很方便

haitian8608 · 发表于 2009-12-15 13:20:06

照着书上的用法用了，也没有多想

心海的一滴泪 · 发表于 2009-12-15 15:07:55

什么东东啊,听不懂

s0lar · 发表于 2009-12-15 16:28:27

assign用来实现组合逻辑很有用，不过不懂楼主的问题

宋晨 · 发表于 2009-12-15 20:02:34

并行移位转串行输出中很典型？？不懂...

mafan88 · 发表于 2009-12-15 20:04:32

一切跟着感觉走，，，，大道无形，只要遵守着硬件实现就OK了，自己明白就好。。。。

ruiruio4 · 发表于 2009-12-16 14:17:17

6# 宋晨

你没看过并行移位转串行输出的代码吗？好像出现的很频繁呀，里面的assign应用很典型，所以我记得。

aguilzu00 · 发表于 2010-2-10 01:46:54

I use mayn assign in combination logic

amormio124 · 发表于 2010-2-10 09:39:18

lz居然说“我现在没做什么组合逻辑”，
太让人寒了

[解决] 突然发现assign用的好少

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