为什么parameter在Simulate Post-Place Route Verilog时不能用

xinyancode

为什么parameter在Simulate Post-Place & Route Verilog仿真时不能用

各位高人：
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我用的verilog是在ISE6.2i环境，仿真用的是Modelsim工具。我编的程序中含有parameter语句，这个语句是这样的：
      parameter s0='d0, s1='d1, s2='d2;
在综合和做Simulate Behavioral Model仿真时没有错误，结果也是对的。

但是这个程序在做Simulate Post-Place & Route Verilog Model仿真时，在modelsim主窗口中总是出错，错误信息是这样的：
# Loading work.glbl
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(30): Unresolved reference to 's0' in UUT.s0.
#         Region: /Test_Test_Modelsim
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(31): Unresolved
reference to 's1' in UUT.s1.
#         Region: /Test_Test_Modelsim
# ** Error: (vsim-3043) Test_Test_Modelsim.timesim_tfw(32): Unresolved reference to 's2' in UUT.s2.
#         Region: /Test_Test_Modelsim
# Error loading design
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请学长们指教！

bravelu

我还是觉得并不是parameter本身不能在后仿真中用，但有一点是和前仿真不同的，就是后仿真中S0,S1,S2等几个参数是会被洗掉，就是说这几个参数相当于没用定义，如果你在引用这个模块时如果想重新更改这几个参数值就会出错。

kevinliu

parameters are no longer available after synthesis, which shall have been "instantiated" during the elaboration of synthesis.