大型设计中FPGA的多时钟设计策略

zzcicebird · 发表于 2009-12-4 16:27:14

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利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

大型设计中FPGA的多时钟设计策略
管理员修改：这个资料与以前的重复了，原始资料地址：
http://bbs.eetop.cn/thread-25081-1-1.html

reasyhj · 发表于 2009-12-4 22:25:38

实用的东东哦支持分享!!

bluecougar · 发表于 2009-12-4 22:54:36

很好，有没有SOC的？

billwaston · 发表于 2009-12-5 12:49:32

好东西要顶了

dodoee · 发表于 2009-12-5 19:26:03

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

haha302 · 发表于 2009-12-5 22:23:12

这么好的东西不能不收藏啊

haha302 · 发表于 2009-12-5 22:27:10

en 好东西收藏

hu200298 · 发表于 2010-1-7 20:09:04

谢谢分享

wangjunweiair · 发表于 2010-1-7 22:20:04

好东西要顶了

[资料] 大型设计中FPGA的多时钟设计策略

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