请高手帮忙看看晶振的分压和布线是否合理

electro_boy

我们现在的情况：
   1   为了降低功耗，我们用一个有源27M晶振同时给DSP和FPGA提供时钟，这样可以减少一个晶振。
    2   因为DSP和FPGA需要的电平为1.8V，所以把晶振的输出波形做了分压处理，如图所式 。

问题1：
   用电阻分压的方法使晶振的输出波形由3.3v转换到1.8v的办法是否合理，有没有问题？如果不可以，那如何输出1.8v的时钟信号，市场上都是3.3v电平的晶振？
问题2
  用一个晶振同时给DSP和FPGA提供时钟的方法必然导致时钟线的延长，但是考虑到是有源晶振，不是两个脚的晶体，时钟线延长是否没有什么问题？时钟线的布线如图所示，时钟线从晶振到DSP的距离是27mm，到FPGA的距离是36mm

   加亮的线是时钟的实际走线

qushaobo

对FPGA我知道只串个电阻就可以了,
对DSP通常也是这样的,
如果用分压,问题可能也不大.
FPGA中做好时序的话都没什么问题.
如果不放心FPGA与DSP通信可靠性的话,对FPGA与DSP分别串电阻,这样时序调整的方法多一点.

david1972

一般穿个电阻就可以了，27M的频率不算高，时钟延迟我觉得可以忽略。
如果一定要没有延迟，那就用等长线，但是那对信号没什么好处