请教FPGA的除法

qd0090

1.fpga的除法怎么实现？（不用ip-core）

2.我调用了，fpga的除法ip-core，结果出现如下问题：我定义了除数和被除数都是16位，但除法ip-core的输入端口总是（31：0），但是ip-core生城的div.vhd文件中输入输出端口写的都是（15：0），导致我也无法仿真，请问怎么解决？

3.spatan 3A 支持除法ip-core么？

liuji186

没遇到过这个问题，不过楼主可以自己写一个除法器模块16位的用不了多少资源的。

etp_tt

Xilinx core generator has math functions, so of course you can use division IP core in Xilinx FPGA (Spartan also)

starlin

自己写一个简单的吧，呵呵

mafan88

自己写一个也用不了多少资源，

wdgui522

自己写一个还是比较靠谱 能满足实际用的就行了