请教下行为仿真和后仿真的中的问题

clkgtr · 发表于 2009-12-1 20:16:17

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本帖最后由 clkgtr 于 2009-12-1 20:22 编辑

写了个分频器的电路，很简单的8分频，在ise中直接调用modelsim进行了行为仿真和布局布线后的仿真，发现差异很大，如图（点图放大，上面标注了前仿真和后仿真）

两次仿真中得到的时钟几乎是反相的。我想问下为什么会差别如此大？是我操作不对么？
我在进行后仿真时，先生成了post route的model

再在后仿真中直接调用modelsim仿真，不知道这样操作正确不

savagezp · 发表于 2009-12-2 09:23:01

本帖最后由 savagezp 于 2009-12-2 15:35 编辑

好猛哦
好猛哦
好猛哦
好猛哦
。。。！～

把代码贴出来看下呢

savagezp · 发表于 2009-12-2 09:36:48

本帖最后由 savagezp 于 2009-12-2 10:05 编辑

我在进行后仿真时，先生成了post route的model

生成了不是在../netgen/目录下会生成一个VHDL文件啊

你可以更改属性，生成verilog文件，

然后把这个文件和你的testbench一起在modelsim里面编译，然后仿真。

savagezp · 发表于 2009-12-2 10:06:27

关于后仿找不到信号，

请查看http://www.edacn.net/bbs/viewthr ... ghlight=%2Bsavagezp

savagezp · 发表于 2009-12-2 10:08:05

后仿锤子啊，以前我就从不做后仿，
稍微大点的工程，一整就几个小时乃至一天，哪个受得了？？？？？？？？？

etp_tt · 发表于 2009-12-2 19:35:46

Suggestion:
Check the static timing first.

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