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IC设计流程和设计方法 资料

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发表于 2009-11-22 19:02:35 | 显示全部楼层 |阅读模式

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IC设计流程和设计方法。比较经典啊!

IC设计流程和设计方法.rar

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发表于 2009-11-22 22:58:15 | 显示全部楼层
谢谢分享。。。
发表于 2009-11-23 20:04:43 | 显示全部楼层
thanks!
发表于 2010-5-19 21:03:09 | 显示全部楼层
感谢楼主的分享 正需要~
发表于 2010-5-20 14:12:27 | 显示全部楼层
谢谢分享!!!
发表于 2010-7-2 07:58:37 | 显示全部楼层
谢谢分享
发表于 2011-1-4 22:57:23 | 显示全部楼层
lycxy521| | 退出 Gilbertjuly的空间本博客用于收藏文章和记录,以便日后查找方便。部分文章收藏自网络,如原文作者觉得利益受到侵犯,请尽快告知,我会在第一时间删除文章,谢谢! 主页博客相册|个人档案 |好友   查看文章   
FPGA验证(介绍FPGA设计流程,STA,后仿真)2009-10-17 02:13验证,顾名思义就是通过仿真、时序分析、上板调试等手段检验设计正确性的过程,在FPGA/IC开发流程中,验证主要包括功能验证和时序验证两个部分。为了了解验证的重要性,我们先来回顾一下FPGA开发的整个流程。FPGA开发流程和IC的开发流程相似,主要分为以下几个部分:

1)设计输入,利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来;

2)功能验证,也就是前仿真,利用Modelsim、VCS等仿真工具对设计进行仿真,检验设计的功能是否正确;常用的仿真工具有Model Tech公司的ModelSim,Synopsys公司的VCS,Cadence公司的NC-Verilog和NC-VHDL,Aldec公司的 Active HDL VHDL/Verilog HDL等。仿真过程能及时发现设计中的错误,加快了设计进度,提高了设计的可靠性。

3)综合,综合优化是把HDL语言翻译成最基本的与或非门的连接关系(网表), 并根据要求(约束条件)优化所生成的门级逻辑连接,输出edf和edn等文件,导给 CPLD/FPGA厂家的软件进行实现和布局布线。常用的专业综合优化工具有Synplicity公司的synplify/Synplify Pro、Amplify等综合工具,Synopsys公司的FPGA Compiler II综合工具(Synopsys公司将停止发展FPGA Express软件,而转到FPGA Compiler II平台),Exemplar Logic公司出品的LeonardoSpectrum等综合工具。另外FPGA/CPLD厂商的集成开发环境也带有一些综合工具,如Xilinx ISE中的XST等。

4)布局布线, 综合的结果只是通用的门级网表,只是一些门与或非的逻辑关系,与芯片实际的配置情况还有差距。此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具,根据所选芯片的型号,进行芯片内部功能单元的实际连接与映射。这种实现与布局布线工具一般要选用所选器件的生产商开发的工具,因为只有生产者最了解器件内部的结构,如在ISE的集成环境中完成实现与布局布线的工具是 Flow Engine。

5)时序验证,其目的是保证设计满足时序要求, 即setup/hold time符合要求,以便数据能被正确的采样。时序验证的主要方法包括STA(Static Timing Analysis)和后仿真。在后仿真中将布局布线的时延反标到设计中去,使仿真既包含门延时,又包含线延时信息。这种后仿真是最准确的仿真,能较好地反映芯片的实际工作情况。仿真工具与综合前仿真工具相同。

6)生成并下载BIT或PROM文件,进行板级调试。

在以上几个主要开发步骤当中,属于验证的有功能仿真和时序验证两个步骤,由于前仿真和后仿真涉及验证环境的建立,需要耗费大量的时间,而在STA中对时序报告进行分析也是一个非常复杂的事情,因此验证在整个设计流程中占用了大量的时间,在复杂的FPGA/IC设计中,验证所占的时间估计在 60%~70%之间。相比较而言,FPGA设计流程的其他环节由于需要人为干预的东西比较少,例如综合、布局布线等流程,基本所有的工作都由工具完成,设置好工具的参数之后,结果很快就可以出来,因此所花的时间精力要比验证少的多。

一般而言,在验证的几个内容中功能验证最受重视,研究讨论得最多,特别是现在FPGA/IC设计都朝向SOC(System On Chip,片上系统) 的方向发展,设计的复杂都大大提高,如何保证这些复杂系统的功能是正确的成了至关重要的问题。功能验证对所有功能进行充分的验证,尽早地暴露问题,保证所有功能完全正确,满足设计的需要。任何潜在的问题都会给后续工作作带来难以极大的困难,而且由于问题发现得越迟,付出的代价也越大,这个代价是几何级数增长的。这里将以功能验证为主说明验证方法、工具、验证环境的建立。

做功能验证时,需要建立验证环境,以便对设计(DUT/DUV,Design Under Test/ Verification)施加特定的输入,然后对DUT的输出进行检查,确实其是否正确。在实际验证工作中,一般采用由TESTBENCH 和DUT(design under test)组成的Verification体系,如图1所示。

这是验证系统普遍适用的模型,Testbench为DUT提供输入,然后监视输出,从而判断DUT工作是否正确。注意到这是一个封闭的系统,没有输入也没有输出。验证工作的难度在于确定应该输入何种激励,相应的正确的输出应该是怎样的。下一篇我们看个具体的例子。关于时序分析的材料STA的意思是静态时序分析(Static Timing Analysis),做FPGA设计时是必须的一个步骤,事实上大家一般都已经做了这一步,我们在FPGA加约束、综合、布局布线后,会生成时序分析报告 (在ISE中可以运行Timing Analyzer生成详细的时序报告), 设计人员会检查时序报告、根据工具的提示找出不满足setup/hold time的路径,以及不符合约束的路径,这个过程就是STA。

细致全面的STA可以保证设计的时序符合要求,只要代码robust(综合结果符合设计原意),可以省略后仿真。

功能仿真加STA(静态时序分析)并不能涵盖后仿真的作用,因为后仿真事实上有检验综合结果是否正确的作用,而功能仿真正确并不能保证综合结果和 RTL设计人员的原意一样,综合器能正确综合的前提是RTL代码编写具有良好的代码风格,例如if-else语句完整、case语句完整、组合逻辑敏感列表完整,只有在这样的条件下,综合结果才有保障,否则即使功能仿真正确,综合出来的电路的功能不一定正确。对于综合过程出现的偏差,后仿真可以发现,因为后仿真实质上门级仿真,可以同时检验功能和时序是否正确,后仿真验证能保证实现结果是正确的。后仿真的不足之处在于仿真速度比较慢,因此如果不想做后仿真,对FPGA设计来说,可以做功能仿真、综合后仿真和STA,对IC设计可以做功能仿真、形式验证和STA。

另外需要注意的是,加时序约束要完整,因为STA根据时序约束做检查,如果约束不正确,STA结果就不准确。经常会出现功能验证正确而后仿真结果不正确的问题,一般是由setup time/hold time不满足等时序问题引起的,说明在综合与布局布线过程中没有进行约束或者约束条件不完全,导致STA分析结果不准确、不完全。

例如设计存在两个时钟域,一个快、一个慢,附加约束时一般要最设计整体附加较松的约束,再对局部附加较紧的约束,然后再对慢时钟和快时钟之间的路径进行约束,这一般也是较紧的约束,如果忘了最后一部分约束,那么STA会认为设计人员对这部分路径没有要求,因而不分析这部分路径,这样即使这部分路径的延迟非常大,STA也不会提示错误,但是后仿真就会出现问题。

总而言之,对FPGA设计来说,只有正确地完成综合后仿真(以保证综合结果正确)和STA,才能省略后仿真,否则后仿真仍然是必要的。

zz:bbs.fuwuqi.com.cn/thread-1242-1-1.html

类别:嵌入式-fpga |  | 添加到搜藏 | 分享到i贴吧 | 浏览(814) | 评论 (1)  上一篇:静态时序分析(STA)在高速FPGA...    下一篇:异步电路和同步时序电路的区别 已有1人分享了这篇文章:bd_jiangpengTa的转贴  
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网友评论:1
limao090407 2010-11-20 18:49 | 回复 这文章写的真好,我的思路一下子清晰了,谢谢分享。  

      
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©2011 Baidu这文章写的真好,我的思路一下子清晰了,谢谢分享。
发表于 2011-2-25 14:00:19 | 显示全部楼层
俺来瞧瞧..
发表于 2011-2-25 18:09:44 | 显示全部楼层
感谢分享!
发表于 2011-2-25 20:22:21 | 显示全部楼层
谢谢分享!
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