求助DDR的接口设计

azhao · 发表于 2009-11-19 09:51:17

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各位亲朋好友：
老兄我正在设计一个DDR接口，有很多的迷惑请教一下各位
我看到很多都是用DLL来做DQS的处理来才数据，但是看到DQS总是需要几千个周期的稳定时间，而我的设计不允许这样来做
我试图用delay cell来设计，但是它受PVT的影响比较明显，不很实用
有谁做过，指导一下，完了请你吃饭

iccd · 发表于 2009-11-19 10:13:55

我也想知道，谁给讲一讲？

azhao · 发表于 2009-11-19 11:19:56

用LUT搭，速度是不是很慢了？我期望能跑到100M，而且有不同的SPEED MODE
而且我想做的ASIC，没有那些资源，呵呵

pptiger · 发表于 2009-11-19 11:56:23

跑100M呀，在读的通道上都可以不用DQS作为时钟信号来采样数据，直接用系统主始终就可以了。

azhao · 发表于 2009-11-19 12:49:29

那我怎么将数据同步呢？我不知道ddr啥时候送过来数据呀

ddr最主要是读的时候，真是烦人，是不是得需要模拟电路了？dll, phy什么的

azhao · 发表于 2009-11-19 14:58:11

对于FPGA来说，每个LUT对应PVT的漂移体现出来相同的变化，但在ASIC中，我也不能确定DQS和DQ的路径所经过的CELL延迟完全相同，所以想要90度偏移后来才数据，也不一定能采到正确的数据
用PAD的延迟来做也不是很好，PAD的延迟也受PVT的影响比较严重，比如在DQS和DQ上的电压稍有不同就会
引起延迟不同