quartus ii 8.0 操作问题

frankytm1984

各位好。本人在学习verilog hdl的时候遇到问题，请教各位大虾。

先说下基本情况。

本人初学Verilog HDL，仿真软件使用的是QuartusII 8.0.

在用原理图进行仿真的时候，pin脚分配遇到问题。我点击菜单assignment--->assignment editor。


前面这些过程都和6.0教程（本人没有8.0的教程）上一样。

接下来要将信号和pin绑定，就和教程上不同了。

我没有做任何动作，接下来编译，仿真。好像都没有什么问题。


总结下来一个问题：（1）quartus II 8.0  pin脚分配怎么操作，请尽量说的详细点

sirius.yuan

先解释一下：
“我没有做任何动作，接下来编译，仿真。好像都没有什么问题。”
这是因为quartus软件会自动为你分配管脚，前提是你的设计的input，output管脚的数目没有超过你所选芯片的管脚资源数量，否则软件就会在fit阶段报错停止了。

管脚分配在你所说的菜单assignment->assignment editor中。
1、Category栏中选择Location。
2、To那一栏中选中一项，会出现一个右三角，点击选择“Node Finder”就可以选择你的input和output管脚了。
3、Location那一栏中选择分配芯片管脚。

PS：Node Finder要能够正常使用，至少需要经过Analysis and Synthesis这一过程。

frankytm1984

file:///C:/Documents%20and%20Settings/Administrator/%E6%A1%8C%E9%9D%A2/%E6%9C%AA%E5%91%BD%E5%90%8D.bmp

感谢sirius的发言，不过我还是不太明白。
这是我assignment editor的操作界面。请大侠们针对其解释说明下pin脚的分配问题。

frankytm1984

对不起，我不知道怎么放图片在上面。