请教：为何我的设计中时钟输出不稳定？谢谢

CUIIUC · 发表于 2005-3-4 20:15:04

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我用一个差分时钟经过dcm后，为系统提供主时钟，并且将时钟输出。差分时钟信号良好，但是输出的始终不稳定，用示波器看出重叠。为何？如何解决？谢谢

wangkun · 发表于 2005-3-8 08:57:20

如果你用得是xilinx的器件，你的差分时钟要经过全局时钟差分管角，输出还需要反馈，示波器重叠，是因为时钟没有锁定阿。所以要反馈时钟，按他的数据手册上接。

cuiiuc · 发表于 2005-3-8 09:52:48

wangkun老兄说的问题我都注意到了，也是这样做的。反馈时钟是在向导中直接用1x输出做的内部反馈。所以很郁闷。

wangkun · 发表于 2005-3-9 08:55:33

那你的时钟频率是多少啊，你是用向导做的，还是用原理图，里面有根有个时钟周期的参数，设了吗?

cuiiuc · 发表于 2005-3-10 10:37:39

用向导做的，时钟周期的参数设定了

一声叹息 · 发表于 2005-3-10 11:13:41

可以在查一下Datasheet，看看DCM的输入、输出的时钟频率范围。

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