问：VerilogHDL编写门级32x32乘法器

craftfox · 发表于 2004-9-19 15:57:02

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有网友编写过吗？有否指导一下：
1.采用何种架构？即采用什么样的加法器和乘法器单元？
2.开发的时间一个月够吗？

老扁 · 发表于 2004-9-19 20:53:07

乘法算法应该很多，很多书籍和资料上都有。
如果学得比较快的话，一个星期足矣。
除非你有特殊要求。

craftfox · 发表于 2004-9-20 07:17:24

看了很多资料，都是行为级描述，至多是门级描述；而且书上的例子大都是以移位累加的方法来实现乘法，不仅面积超大，而且需要的时钟数也较高。我想做一个门级的乘法器，就是为了减少面积的同时，使用较少的时钟脉冲数就输出结果。这肯定是需要一定优化措施的。所以还请各位同道指点。

jaywall · 发表于 2004-9-20 17:09:46

如果是想要较少的时钟得出结果，那么面积肯定会很大，因为需要使用很多的寄存器。
使用移位累加的方式，时间上是难以忍受的。
建议使用基4的BOOTH算法，然后加上阵列来实现。

iamchine · 发表于 2004-9-22 21:59:11

乘法器大致有三类实现，1）反复式乘法器（Iterative Structure Multiplier）即移位累加乘法器,2)阵列式乘法器（Array Structure Multiplier）,3)树状结构乘法器（Tree Structure Multiplier）。反复式面积最小，但耗时钟数最多；阵列式乘法器速度快些，结构规则，但关键路径时延和面积都随乘数被乘数的比特位同比递增；现多采用树状结构乘法器，即部分积+压缩树+最终加法器结构，如Booth编码器+Wallace树+CLA加法器。附件是1个17x17的树状结构乘法器实现pdf文件。

hypee · 发表于 2004-9-23 10:26:36

hi,dear friend
iamchine
do you have the book of inllustrtion the fix/float 32X32 and 64X64
reference
hypee@163.com
qq:81624224

iamchine · 发表于 2004-9-23 12:59:00

hypee，希望下面这个对你有帮助。是台湾中山大学的一篇硕士论文。要支持繁体汉字的Acrobat5才能读。

风宣亿泰 · 发表于 2004-9-23 21:51:00

斑竹辛苦了

黄杰平 · 发表于 2004-9-30 11:47:40

感谢！

guanfree · 发表于 2004-10-3 09:46:00

推荐蒋维隆的《定点乘法器设计》

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