在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 20229|回复: 60

问:VerilogHDL编写门级32x32乘法器

[复制链接]
发表于 2004-9-19 15:57:02 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
有网友编写过吗?有否指导一下:
1.采用何种架构?即采用什么样的加法器和乘法器单元?
2.开发的时间一个月够吗?
发表于 2004-9-19 20:53:07 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

乘法算法应该很多,很多书籍和资料上都有。
如果学得比较快的话,一个星期足矣。
除非你有特殊要求。
 楼主| 发表于 2004-9-20 07:17:24 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

看了很多资料,都是行为级描述,至多是门级描述;而且书上的例子大都是以移位累加的方法来实现乘法,不仅面积超大,而且需要的时钟数也较高。我想做一个门级的乘法器,就是为了减少面积的同时,使用较少的时钟脉冲数就输出结果。这肯定是需要一定优化措施的。所以还请各位同道指点。
发表于 2004-9-20 17:09:46 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

如果是想要较少的时钟得出结果,那么面积肯定会很大,因为需要使用很多的寄存器。
使用移位累加的方式,时间上是难以忍受的。
建议使用基4的BOOTH算法,然后加上阵列来实现。
发表于 2004-9-22 21:59:11 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

乘法器大致有三类实现,1)反复式乘法器(Iterative Structure Multiplier)即移位累加乘法器,2)阵列式乘法器(Array Structure Multiplier),3)树状结构乘法器(Tree Structure Multiplier)。反复式面积最小,但耗时钟数最多;阵列式乘法器速度快些,结构规则,但关键路径时延和面积都随乘数被乘数的比特位同比递增;现多采用树状结构乘法器,即部分积+压缩树+最终加法器结构,如Booth编码器+Wallace树+CLA加法器。附件是1个17x17的树状结构乘法器实现pdf文件。

5_1743_4.rar

34.49 KB, 下载次数: 287 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2004-9-23 10:26:36 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

hi,dear friend
iamchine
do you have the book of inllustrtion the fix/float 32X32 and 64X64
reference
hypee@163.com
qq:81624224
发表于 2004-9-23 12:59:00 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

hypee,希望下面这个对你有帮助。是台湾中山大学的一篇硕士论文。要支持繁体汉字的Acrobat5才能读。

5_1743_6.rar

2.06 MB, 下载次数: 412 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2004-9-23 21:51:00 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

斑竹辛苦了
发表于 2004-9-30 11:47:40 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

感谢!
发表于 2004-10-3 09:46:00 | 显示全部楼层

问:VerilogHDL编写门级32x32乘法器

推荐蒋维隆的《定点乘法器设计》
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 14:27 , Processed in 0.030315 second(s), 12 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表