数字后端请教一个问题，谢谢！

kang214

当我用dc生成网表并后防之后，用se画版图。
当load lef gcf verilog def后（加载这些都没错），进行Building the Floorplan ，但是Design Statistics 显示设计的状况时，我的设计没有i/o PAD,只有i/o PIN，不知道是什么原因。那位熟悉se的大虾，可以指点下呀，谢谢！

maxin

注意一下警告信息！
另外，如果作了约束，看一下约束文件的影响！没有具体的，很难判定问题！

老扁

你的原始网表里本来就没有pad吧

kang214

谢谢大虾的回答
嗯 是的  
我用dc综合后网表里面没有pad
请问下怎么呢加进pad呢？是在综合中么，以往的流程中没有讲过呀。
谢谢！

[ 本帖最后由 kang214 于 2006-7-22 00:49 编辑 ]

nifan1977

ziji手工加pad

ichliebewr

嗬嗬，网表里没有pad,
必须在floorplan时自己手动着加上去。。

drizzle

PAD定义可以用DC自动插入，亦可以采用手动修改网表的办法实现，可以单独使用，DC插入的PAD会根据所用的库自动选择驱动能力最大的I/O单元，这样往往会超过实际的运动要求，同时增加了所做电路的电流和功耗，不是最佳的，若是手动的哈，是可以根据需要选择库中合适的驱动单元，可是这样你要首先了解你所用的库中这每一个驱动单元具体的规格，好像这个比较麻烦哦~~
  定义PAD按照从左到右，从上到下的顺序，定义的语法如下：
              pad  padName padSide  [padOrder]  [padOffice]  ["reflect"]
  比如:
            对于电源PAD我们采用手动插入方法，从库中可以查出合适的电源，pvdi与pv0i用于核心供电电源与地，pvde与pv0e用于IO供电的电源与地。插入网表为：
        pvdi   CORE_VDD(.PAD(VDD));  核心电源
        pv0i   CORE_VSS(.PAD(VSS));   核心地
        pvde   IO_VDD(.PAD());         IO供电的电源
        pv0e   IO_VSS(.PAD());          IO供电地
对于系统时钟引脚、I/O总线引脚、输入与输出引脚通过DC插入。利用如下命令：
        set_port_is_pad all_inputs()
        set_port_is_pad all_outputs()
        set_pad_type -clock clk；         指定系统时钟
        set_pad_type -clock rst_n；        指定复位信号
        set_pad_type –clock ea_n;         指定使能信号
        insert_pads
采用上面的命令插入引脚后还需对时钟和地再处理一下，因其只是在时钟和地后面插入了缓冲单元，还需手工修改一下网表。修改如下：
        pc3d01 pad_clk ( .PAD(clk), .CIN(pad1) );
        pc3d01 pad_rst_n ( .PAD(rst_n), .CIN(pad2) );
        pc3c04 U44 ( .CCLK(pad1), .CP(clkb) );   
        pc3c04 U43 ( .CCLK(pad2), .CP(rst_nb) );
由于缓冲单元的大小与引脚单元的大小相当，因此在布局的时候它占用一个PAD的位置。
             这就是对PAD的例化。

kang214

谢谢上一楼的回答，明天我去试下，呵呵

captain1983

现在我们用的是astro　不知道还有用的没，等待交流中．．．．

pumamy

好人啊，受教了