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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › sv中的同步问题
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查看: 8813|回复: 22

sv中的同步问题

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zhangjiaxun
发表于 2009-10-29 21:46:24 | 显示全部楼层 |阅读模式

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究竟该怎么理解sv的dut与Testbench同步中的#1,#0问题?
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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chenghaibo
发表于 2009-10-30 14:40:47 | 显示全部楼层
看看SV的event shedule就大体了解了。可以进一步看看这个，expert写的，努力看：

SystemVerilog_Events.pdf

386.61 KB, 下载次数: 174 , 下载积分: 资产 -2 信元, 下载支出 2 信元
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liushutao
发表于 2009-10-31 19:01:27 | 显示全部楼层
学习一下啊
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qiangic
发表于 2009-11-1 12:10:31 | 显示全部楼层
简单的延时
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yejiawei_2020
发表于 2009-11-3 20:22:00 | 显示全部楼层
ddddddddd
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fayfay521
发表于 2010-3-11 12:57:24 | 显示全部楼层
多谢楼上的分享。。。
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decade
发表于 2010-3-13 18:19:43 | 显示全部楼层
多谢分享！！！
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yqlomg
发表于 2010-3-13 20:08:48 | 显示全部楼层
liaojie
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sdkuan
发表于 2010-3-15 11:53:58 | 显示全部楼层
学习学习
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neptune1983
发表于 2010-3-23 22:08:08 | 显示全部楼层
简单的延时
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