reset resynchronizer

goodhope

搞不大懂这个电路是怎麽避免removal violation。大家有什麽高见？

goodhope

再发！

一声叹息

采用这个电路实现异步信号的同步，有两个前提：
(1)当亚稳态发生时，亚稳态会在一个时钟周期内消失。否则，亚稳态会传递到第二级触发器，并有可能进一步向下一级逻辑传递。
(2)虽然异步复位deassert时违背了建立/保持时间，但触发器的输出在这一时钟沿的前后保持不变时，不会发生亚稳态。
第一个条件容易理解，这实际上是一个统计过程，一般情况下，亚稳态持续一个时钟周期的可能性会很小。不知哪位大侠能够给出一个数学上的论证？
关键第二个条件是不是总是正确的？

bravelu

这个就是著名的异步复位，同步取消理论，不过一直都是这么做，却没研究过为什么，但是我觉得这个结构主要针对的不是解决亚稳态问题（当然它考虑了亚稳态的因素），而是为了让reset在各个触发器同时取消，避免一些逻辑上的错误（比如一些状态机）。
抛砖引玉，高手来看看吧。

一声叹息

这个电路来自SNUG的一份paper。大家可以先参考着讨论一下。
其实从这个讨论我们可以延伸到异步信号穿越不同时钟域的情况。

老扁

第二个触发器就是为了消除亚稳态的。叹息兄的问题其实是一个概率问题，不必保证100%没有亚稳态，一般一级亚稳态的概率是百万分之一的级别，到第二级就可以忽略了。
另外goodhope的问题是怎样保证复位同时撤销的，这个好像是一目了然的。
所以这个电路唯一的技巧就在那个第二个触发器－－用于消除亚稳态。

goodhope

我还是不明白。如果第一个可以出现亚稳态，第二个触发器同样有可能出现亚稳态。谁来消除第二个亚稳态？

老扁

reset撤销时，第一级低变高时可能出现亚稳态；而此时第二级还是低变低，不存在电平跃变，不会产生亚稳态，它到下一拍才在时钟沿上同步变高。

一声叹息

假如第一级FF出现的亚稳态在一个时钟周期内消失，则第二级FF不会出现亚稳态。因为，假设复位信号在第二级FF的建立/保持时间窗口内deassert，虽然复位信号违背了建立/保持时间，但由于第二级FF的当前的输出为0，它预期的输出也为0（因为此时第一级FF的输出为0，也就是第二级FF的输入为0），所以它不会出现亚稳态，这就是我前面提出的第二个假设是否成立的问题。
这一点与第一级FF不同，第一级FF的输入为1，它当前的输出值为0，在复位信号撤销时，它当前的输出和预期的输出不同，在复位信号deassert时违背了建立/保持时间的情况下就有可能出现亚稳态。当出现亚稳态是，FF的输出可能震荡也可能出现无效电平，从而引起后级电路出现不可预料的结果。

bravelu

这个也是snug的一篇论文里面写了的。