如何将10M的时钟通过FPGA或CPLD分频得到3M的时钟

ruiruio4 · 发表于 2009-10-25 21:48:25

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如何将10M的时钟通过FPGA或CPLD分频得到3M的时钟，要50%占空比的。请教一下高手这个3M时钟如何得到。尽量要Verilog HDL得到就好。点拨思路一下，有点急，谢谢！！

chit_wps · 发表于 2009-10-25 21:57:17

用片内的锁相环产生最好不要用计数器

心海的一滴泪 · 发表于 2009-10-25 22:19:38

,如果这块FPGA内部有小数分频模块的话,可以直接调用;一般没有的话,先倍频3倍,再分聘十;如果直接小数分频,用verilog的话,是不可能做到50%的DUTY的

ruiruio4 · 发表于 2009-10-26 10:00:10

3# 心海的一滴泪

谢谢#3楼，我要实现的比较简单点，所以不是FPGA ，是较低端CPLD也应该没有内部的小数分频模块，和PLL。的确，我用分频器弄出来的3M ，一看，也不是50%的DUTY，看来要改用其他频率的晶振了。

hlayumi · 发表于 2009-10-26 10:08:23

DCM..*3 ,,/10

zhjwei · 发表于 2009-10-28 19:22:42

你不用PLL是做不到的。因为不是整数分频。

psd0208 · 发表于 2009-10-29 08:50:48

对就是先3倍频再10分频

ruiruio4 · 发表于 2009-10-29 13:00:07

可是要实现3倍频，好像也得用PLL也行吧，哈哈。代码实现的话只见过2倍频的。

solarwafer · 发表于 2009-10-29 13:06:00

PLL好像这么低的频率不行啊

yujc1986 · 发表于 2009-10-31 15:39:55

xilinx的fpaga dcm 和pll都是20M以上才能工作不如弄个25M以上的时钟用dcm生成10M和3M

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