大型设计中FPGA的多时钟设计策略

wangde03 · 发表于 2009-10-16 20:53:45

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利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。。。。。。

大型设计中FPGA的多时钟设计策略
管理员修改：这个资料与以前的重复了，原始资料地址：
http://bbs.eetop.cn/thread-25081-1-1.html

zz_3070 · 发表于 2009-10-16 20:59:13

kankan

wangde03 · 发表于 2009-10-18 09:35:08

自己顶一下！

kinto · 发表于 2009-10-18 09:52:08

收藏了，学习了

daijijia · 发表于 2009-10-22 15:37:47

56 1# wangde03

zzcicebird · 发表于 2009-10-26 17:27:39

收藏了，学习了

zhangjiaxun · 发表于 2009-10-27 21:25:39

eettopp eetop

wyqkiss · 发表于 2009-10-27 21:36:25

还不知道是什么，不过同时输出几路时钟，干扰确实挺大，不管是altera的还是xilinx的都是那样，不知道大家对这方面有什么见解

wangde03 · 发表于 2009-11-6 22:31:16

顶顶顶！

AmoiBB · 发表于 2009-11-11 22:12:09

thank you for sharing

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