System Verilog 中队列的使用问题

chenghaibo · 发表于 2009-10-19 11:39:02

大家看看9#TommyGG 的解释，非常地正确！

qinghuabing2008 · 发表于 2009-10-20 18:57:38

本帖最后由 qinghuabing2008 于 2009-10-20 19:12 编辑

9# TommyGG

是啊我就想声明一个动态数列最大是DEPTH
我看文档上是可以这样使的啊 bit [WIDTH-1:0] mem [$ : DEPTH]
如果像您说的这样声明的话：bit [7:0] mem [$]; 或 bit [7:0] mem [31]; 或 bit [7:0] mem []，不就不能体现“动态数列，最大是DEPTH”了吗

qinghuabing2008 · 发表于 2009-10-20 19:07:01

本帖最后由 qinghuabing2008 于 2009-10-20 19:08 编辑

10# yangzhendan

呵呵不好意思在$和DEPTH之间其实是冒号不知咋的自动生成了个小人头我怎么去也去不了呵呵让各位费力了不好意思啊！！！这次终于去掉了！

whxqq · 发表于 2009-10-20 21:52:44

用`define DEPTH 31呢？

neptune1983 · 发表于 2010-3-23 22:40:49

很好啊

kyoiwaiah · 发表于 2010-3-25 15:59:51

顶一个！

tiennguyen · 发表于 2018-12-6 23:50:11

thank

jiegeng66 · 发表于 2019-1-26 16:23:48

顶一个

System Verilog 中队列的使用问题

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