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查看: 2327|回复: 2

请教

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Tonyhai
发表于 2009-9-17 10:05:28 | 显示全部楼层 |阅读模式

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Verilog中not #(1,2)是什么意思? 谢谢啦
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Tonyhai
 楼主| 发表于 2009-9-17 10:10:27 | 显示全部楼层
完整的是这样的：
not #(1,2)
  v0(abar,a),
  v1(bbar,b);
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skytang007
发表于 2009-9-17 11:02:25 | 显示全部楼层
上升时延为1,下降时延为2
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