请教数据总线的跨时钟域问题

jamyce

记得在文章“Ten Commandments of Excellent Design”中告戒大家在数据总线跨时钟域时，尽量用异步FIFO，而不推荐用双同步等方式，以免数据多位跳变和时钟歪斜造成数据锁存错误。
我现在面临的设计是：采用XILINX VertexII 芯片，将50MHz 64位数据要按高低32位次序写入100MHz的DDR中。
我初步的解决方案是：
1）时钟方案：
   （1）采用Vertex-II 的DCM将50MHz时钟倍频，得到同相和反相的100MHz的时钟，供DDR
        时钟CK和CK#；
   （2）用另一个DCM将50MHz时钟倍频，得到同相和反相的100MHz的时钟，供FPGA内部控制
        逻辑发送DDR命令用；
   （3）再用一个DCM将100MHz时钟倍频，得到同相和反相的200MHz的时钟，供FPGA内部控
        制逻辑控制写DDR数据时的数据传输；
2）数据流方案：
   （1）将50MHz 64位数据用100MHz时钟下沿同步；
   （2）再用100MHz时钟上沿将同步后的数据转化为高低次序的32位数据；
   （3）然后通过异步FIFO，写时钟用100MHz时钟上沿，读时钟用200MHz下沿，
        将数据送到DDR的dq端。
问题是：在“2）数据流方案”的（1）（2）中明显违反了设计戒律，虽然数据有5ns的setup/hold时间。
请问做过DDR控制的大虾，应该如何控制数据流才能既满足设计戒律要求，又有比较巧妙的设计思路。

atuhappy

参考一下

jamyce

多谢班主，但参考设计中是否也违背了关于数据总线跨时钟域的设计戒律呢？

bravelu

好像你的50M和100M时钟通过DCM建立了比较固定的相位关系，我觉得这个不能算完全的异步时钟，只要处理的时候多注意一下应该没什么问题。

atuhappy

同意
除非你使用4X时钟

老扁

下面引用由bravelu在 2004/07/16 11:50am 发表的内容：
好像你的50M和100M时钟通过DCM建立了比较固定的相位关系，我觉得这个不能算完全的异步时钟，只要处理的时候多注意一下应该没什么问题。

对，一般相位预知或固定的时钟可以当做同步对待，所谓异步应该是相位差的不确定。

jamyce

明白了，多谢各位！

wuzhi184

怎么看不到亚

jiyiche

两时钟相位差确定，算是跨时钟域吗？