关于latch的使用，请大侠指教！

liumeco · 发表于 2009-9-3 00:24:49

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我是刚入职场的新手，在公司做FPGA设计的工作；

目前在做一家公司的代码集成工作，可是他们的代码是面向asic的，里面有很多的latch，时序仿真很多信号都是红色的，我把时钟频率降到很低都不行；

我用ff换掉之后，功能好像有不对了，请问那位遇到过这种情况吗？怎么解决的啊？ latch必须要换掉吗？

他们的代码肯定是没有问题的！

谢谢！

lureny · 发表于 2009-9-3 09:23:56

做ASIC的也不建议用latch，这个从10年前就是这样的。
latch的功能是半个寄存器，所以不能简单的用寄存器替换。
latch在FPGA里也是可以综合的，只是有warning

dltj · 发表于 2009-9-3 15:29:16

时序的约束看看是不是合理，我觉得这是很重要的一部分

liulanghan · 发表于 2009-9-4 10:45:38

SETUP HOLD 时序兼容，才可以直接代换

liumeco · 发表于 2009-9-5 19:12:44

谢谢大家的回复，我没加时序约束，对系统时钟加了 10m的约束都不能通过！

这个latch是存在于一个clock_gate中的，这个gate是有一个或门，接着一个latch，接着又是一个与门生成的，我直接去掉latch后，功能仿真都有一点不一样了，
用ff代替latch，功能仿真倒是对的，但是时序还是不对！

主要是gate中的与门的存在让时序变的很差！

好郁闷啊！

kordy · 发表于 2009-9-5 22:29:59

学习中。。

jungswee · 发表于 2010-5-24 23:58:31

谢谢大家的回复，我没加时序约束，对系统时钟加了 10m的约束都不能通过！

这个latch是存在于一个clock_gate中的，这个gate是有一个或门，接着一个latch，接着又是一个与门生成的，我直接去掉latch后，功能仿真都有 ...
liumeco 发表于 2009-9-5 19:12

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这应该是clock gating时去毛刺用的吧

心海的一滴泪 · 发表于 2010-5-26 11:12:04

这是一个门控时钟单元，你得看懂这个门控单元的控制才行，或者可以把这个单元直接去掉再进行仿真。门控时钟单元的作用主要就是为了控制时钟，从而减少功耗产生

azurewind · 发表于 2010-5-26 17:44:33

latch还是不要用了。

amormio124 · 发表于 2010-6-9 01:15:00

看来是gated clock的latch，fixgatedclock可以不？
另外你说仿真是指哪个阶段的？RTL的？不会吧？RTL就有unknow，你麻烦大了！

关于latch的使用，请大侠指教！

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