请教如何测试运放的open loop output resistance

leiyutian001 · 发表于 2009-8-27 10:00:32

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我找了很多资料关于这方面的，但是没有一种比较可行的方法，而且各种方法的测试结果相差很多，也均不同于我simulation的结果，所以希望大家帮忙赐教。顺便送上tim的一个文章，谢谢。

leiyutian001 · 发表于 2009-8-27 12:45:28

请各位有经验的兄弟赐教，，多谢

vdslafe · 发表于 2009-8-27 13:57:23

测这个做什么用？
open loop 还要 bias 对
如果opamp dc gain 很大，很容易就会被offset 之类的弄的不在正常工作区了

leiyutian001 · 发表于 2009-8-27 14:18:16

多谢你的回复，我也遇到了相似的问题。测试的时候发现open loop gain大，而且有offset，所以很难测试。我之前找过三种方法，基本想法都类似，通过大电阻AC开环，DC闭环来稳定bias，然后在输出做一个AC激励，然后测量激励的电流，之后比值就是输出阻抗；要么就是在输出端挂负载，然后做戴维南等效，计算输出电阻。但是两次结果相差挺多的。