设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog HDL Synthesis -- A practical Primer / by J. ...

发新帖

查看: 2432|回复: 4

Verilog HDL Synthesis -- A practical Primer / by J. Bhasker

发表于 2009-8-26 10:52:20 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

Hi guys,

enjoy it..

enjoy, Practical

相关帖子

回复

发表于 2009-8-26 16:33:33 | 显示全部楼层

好东西，谢谢分享

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-8-22 13:00:29 | 显示全部楼层

怎么下载啊？

回复支持反对

记忆的沙漏

发表于 2011-8-22 15:35:24 | 显示全部楼层

have a look ,thx

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-12-23 11:29:26 | 显示全部楼层

thank you dear freind

EETOP创芯人才网简历投递入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-23 04:38 , Processed in 0.018889 second(s), 9 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表