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请教高手时序约束问题

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发表于 2009-8-21 15:12:08 | 显示全部楼层 |阅读模式

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如题,能否请教下,在fpga设计中,比如采用的是bd文件来设计,如果bdf文件里面有很多个模块,请教行序约束的步骤,是先约束时钟,再约束输入输出端口,然后再约束各bdf模块之间的连接吗?如果约束完时钟和输入输出端口后时序满足要求了,那内部各模块之间是不是就不需要约束了呢?
发表于 2009-8-26 15:56:42 | 显示全部楼层
不会全部都约束吧?全部都约束,就等于全部都不约束。。。
发表于 2009-8-26 23:15:09 | 显示全部楼层
建议楼主看看时序方面的书,一共有4条约束的路径,所以只要约束到就可以了
 楼主| 发表于 2009-8-31 12:06:53 | 显示全部楼层
请问楼上的是哪4条阿?时钟,输入,输出,还有什么阿?能否告知,万分感谢阿,应该是如果这约束完后,系统还跑不了那么快,就得约束内部的信号了吧,是么
发表于 2009-9-1 19:36:02 | 显示全部楼层
dont know.
发表于 2009-9-4 15:55:06 | 显示全部楼层
关键的4条约束时钟
发表于 2009-9-12 02:05:42 | 显示全部楼层
不明白
 楼主| 发表于 2009-9-19 09:40:44 | 显示全部楼层
知道了,时钟,输入到寄存器,寄存器到输出,寄存器到寄存器,但是寄存器到寄存器的约束比较麻烦,看资料说只要约束了时钟,基本上就约束了寄存器到寄存器,不知道是不是这样阿,呼唤高手解答
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