[求助]请大侠们帮看此程序，小妹实在看不懂了

iamchine

[这个贴子最后由iamchine在 2004/06/21 07:41am 第 1 次编辑]

好吧，多说几句。
// inputs
input          clk;
input   [7:0]  din;
// outputs
output  [5:0]  a;
output  [7:0]  dout;
output  [7:0]  q;
output         en;
output         wr;
output         cs;
output         rd;
上面的就是第一个实体/模块的输入输出，中间的[7:0]/[5:0]代表它们的位宽。不知道楼主对数字电路有多少理解？至于里面具体的行为，就是1个状态机，根据x,state,tmp,cnt等变量的不同产生不同的输出，但是这个程序是有Bug的。如果楼主懂C的话，Verilog的语法相对易懂些，我改的代码里面“//”之后部分是注释。
第二个实体/模块就是一组双向端口总线的VHDL/Verilog实现，bb[7:0]是外部输入输出端口，aa[7:0],qq[7:0]分别是内部的输出，输入总线，en是输出三态使能信号。

灵犀

个人认为只要是懂点高级语言（比如C）和数字电路知识的都应该看得懂吧。与其等别人的时间自己认真看看更好一些吧。声明：我是菜鸟，一个星期前才接触CPLD。

atuhappy

为什么没有时间呢

bravelu

没想到这个帖子都成这样了。
建议还是去看下verilog或vhdl的语法吧，对照着只看相关部分估计也就一两天。否则我们没法交流了。

colour88

那位菜鸟朋友，我懂C，而且懂点数字电路知道，想必你也懂吧，你看懂了吗？为什么不帮我注解一下呢？我接触这个东西还不到一个星期呢，要不是时间紧，我会学的，谢谢~~~

brotherjam

呵呵，懂C的话一天就能看懂的。我刚开始学的时候1天的时候已经能基本看懂代码了。不要懒，大家都是这样过来的

colour88

蜉蝣，谢谢你，你已经帮了我很大的忙了，谢谢谢谢谢谢

iamchine

楼主小同学，其实这里的网友都是很热心的，只是希望好问的同学同时也勤学，或许你这次是迫于时间压力和自己学习的难度，但是大家仍然希望你今后能多学多问，学问是自己的，别人偷不去的。

colour88

还是要谢谢你们咯，我现在在学VHDL语言，不过在我提出这问题那段时间，我是真的没有时间去学这语言，现在开始学了，希望还没晚。