verilog与c

Tonyhai · 发表于 2009-8-13 10:49:39

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谁能详述两者的区别？谢谢了

能饮一杯 · 发表于 2009-8-13 11:25:49

Verilog是硬件设计语言，多用来做RTL设计，偶尔用来做RTL验证。
而C是通用的高级语言。
Verilog语法与C类似，都是强类型语言，风格（如标点、运算符、注释）也很类似。

Tonyhai · 发表于 2009-8-13 12:45:37

说的不够详细，期待详细回复

warmheard · 发表于 2009-8-13 14:10:32

lz比较这两种语言的目的是什么？想知道他们的语法区别，还是想通过这两种语言了解硬件与软件编程的区别？

如果想说的很详细，还不如你自己去看看c和verilog的标准。

这是两种用于不同领域的编程语言工具，基本语法相似（比如条件语句，循环等），但用途和用法完全不一致。
verilog是为了描述硬件电路，也可用于不同抽象级别的仿真/建模。如果是用于仿真/建模，对verilog的用法要求比较宽松，只要是verilog标准中规定的语法都可以拿来用，而如果是为了描述电路，则必须保证你所用的语法能够综合成实际的电路，而且要注意coding style以确保综合处最佳的电路。

C是面向过程的一种软件编程语言，不会对应实际电路，一般符合语法的语句都能够被C编译器识别，产生汇编代码/机器代码供CPU执行。

总之，c和verilog除了语法相似外，没有什么联系。

milancai · 发表于 2009-8-13 14:44:49

进来学习一下！！！！

Tonyhai · 发表于 2009-8-13 15:02:53

谢谢啦

疯狂的蜗牛 · 发表于 2009-8-13 19:34:22

当然不同了，一个是硬件描述语言，一个事软件语言。一个设计电路，一个设计软件，很明显的差别啊

AriesX · 发表于 2009-8-14 14:49:11

好像差别比较大，应用不一样

nadecbj10 · 发表于 2009-8-15 20:54:07

据说verilog是用c写的

nudtzy · 发表于 2009-8-31 12:59:59

i can't use C 
i can't use verilog

verilog与c

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