【问】初学verilog请教

newbeesile · 发表于 2009-8-24 10:55:51

testbench只是用于仿真的，不需要进行综合实现。

guantaihong · 发表于 2009-8-24 13:19:23

testbench是无法综合的，它是用来对你的设计进行仿真的

clkgtr · 发表于 2009-8-24 14:00:41

直接把testbench作为顶层模块，例化调用编写的模块，然后编译后直接仿真，不用综合了

fangqiang73 · 发表于 2009-8-24 21:51:19

能否给个例子

fangqiang73 · 发表于 2009-8-24 22:28:13

怎么样多赚信元啊？

海盗白影 · 发表于 2009-8-25 10:35:19

testbench 是拿来方针的

78951238 · 发表于 2009-8-25 16:37:04

楼主太强了！！！！

amin2008 · 发表于 2009-8-25 21:44:15

呵呵看样子楼主还是需要好好看看书

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