请教CPPLL charge pump 设计

tjjbraye

居然发到资料共享了，，重发一遍

采用的电荷泵电路结构如附件所示，但是对于其中使用的运放的性能不知道如何确定，与环路的参数有什么关系？我的Pll参考频率是5M，环路带宽为200k，电荷泵电流为10u

请大家指教一下，这个运放的性能参数比如增益、带宽、slewrate应如何确定？与环路带宽、参考频率等环路参数有什么联系？


[ 本帖最后由 tjjbraye 于 2009-7-31 20:21 编辑 ]

layes

你的结构可以解释一下么？

layes

不是很看的懂

layes

opamp is rail to rail?

tjjbraye

ota是rail2rail的，我觉得可以看成是一个一级运放（电流镜增益均为1），cp的右边是charge pump core，左边是一个replica bias，中间是反馈运放，并且在运放的输出输入之间接了一个miller电容Cc。
我觉得这个运放的增益可以表示为:Av=(gmn+gmp)*(rop6||ron4),然后由于弥勒电容的存在，导致了两个极点和一个零点
p1=1/(2*pi*AvCc*Ro1),Ro1=ro8b||ro12b( replica bias M8b m12b两个管子)
p2=1/(2*pi*Cc*Ro2),Ro2=rop6||ron4
z1=(gmn+gmp)/2*pi*Cc
请大家指正
最后附上两篇参考文献，希望大家看后，多给点意见，还有最开始问的几个问题，谢谢
Design of a High Performance Charge Pump Circuit for Low Voltage Phase-locked Loops.pdf (2.62 MB, 下载次数: 727 )

2009-7-31 21:08 上传

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[US.Patent]Charge_pump_circuit_for_a_PLL.pdf (99.75 KB, 下载次数: 508 )

2009-7-31 21:08 上传

点击文件名下载附件

tjjbraye

charge pump core 两个输入端为upb、dnb，输出vout，接到loop filter
upb=1,dnb=0:loop filter 放电
upb=0,dnb=1:loop filter 充电

陈豪俊

有点高级,靠边观赏思考

mmic1978

说下自己的想法（请大拿指正）

运放的性能不是很 crucial，主要是BW （3dB BW > 200KHz 几个倍频程即可），增益，决定把两点电压拉平的误差，估计DC gain>=40dB (100倍)，还有就是PM， 基本保证 60 degree, PSRR ~ 45 (看结构，50以上比较难)， Current consumption ~ 几十uA  

感觉你的 Icp＝10uA 小了点，不知道有什么考虑，是为了做小 capacitor 么。但是CP 的 mismatch current 和 leakage current 也需要特别注意！

OPA主要的目的是采用 bootstrapping 防止Switch 打开和关短时候的 charge sharing

采用rail to rail OPA , 目的是不同的 PVT下保证OPA 工作正常并提供最大的 VCO control voltage range, 适合低电压工作，估计你电源电压应该是1.8V 以内
（当然，保证最大的Vc，意味着可以实现Frequency range的最小 Kvco，对PN和Jitter有好处）

tjjbraye

原帖由 mmic1978 于 2009-8-30 11:58 发表

                               
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说下自己的想法（请大拿指正）运放的性能不是很 crucial，主要是BW （3dB BW > 200KHz 几个倍频程即可），增益，决定把两点电压拉平的误差，估计DC gain>=40dB (100倍)，还有就是PM， 基本保证 60 degree, PSRR  ...

谢谢指点，
Icp=10uA确实小了点，原来设计的时候没有考虑到噪声的性能，和charge pump的mismatch和leakage
不过由于对上面的结构运放把握不住，最后设计charge pump的时候，我没有选择这个结构
而是采用其他较为简单一点的结构，而且，我在仿真的时候发现，Icp只有10uA，
charge pump电路本身的寄生电容会影响电路的响应速度

msbmsbmsb

dingdingding, also design cp pll now