设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › A Top-Down Verilog-A Design on the Digital Phase-Loc ...

123 4 5 / 5 页下一页

返回列表发新帖

楼主: 小朱仔

A Top-Down Verilog-A Design on the Digital Phase-Locked Loop

发表于 2009-9-6 05:24:40 | 显示全部楼层

3q3q3q

回复支持反对

使用道具举报

发表于 2009-9-21 20:39:41 | 显示全部楼层

haohaohao!!!!

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2009-12-6 11:56:35 | 显示全部楼层

thanks a lot~~

回复支持反对

使用道具举报

发表于 2010-8-13 20:59:37 | 显示全部楼层

关注一下.

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-4-8 21:36:53 | 显示全部楼层

下载了先。。。

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-6-29 20:46:01 | 显示全部楼层

感谢楼主哈

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-6-29 20:54:09 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2012-6-3 16:05:43 | 显示全部楼层

谢谢楼主分享

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2015-4-17 17:01:40 | 显示全部楼层

太棒了，学习一下！~~

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2015-4-17 17:36:25 | 显示全部楼层

looking for verilogA serdes model

like USB 2 PHY ..

回复支持反对

使用道具举报

123 4 5 / 5 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-4 04:01 , Processed in 0.021684 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表