求助：ASTRO的timing_report违例了，我不知道为什么

hxy687

Astro Timing Report
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*   Tool    : Astro
*   Version : Y-2006.06-SP1 for IA.32 -- Thu Jul 27 13:55:01 PDT 2006
*   Design  : top
*   Date    : Mon Jul 20 12:03:59 2009
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*   Design Setup
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*   Analysis Type                  : Max Min
*   Parasitic Source               : from LPE
*   LPE Operating Cond             : Max Nom Min
*   LPE Mode                       : Real_R_Virtual_C
*   Wire Delay                     : Medium Effort
*   Time Borrowing                 : Enabled
*   Time Borrowing Method          : Standard
*   Preset/Clear Arcs              : Disabled
*   Recovery/Removal Arcs          : Disabled
*   Scan Enable                    : Enabled
*   Inter Clock Paths              : Enabled
*   Default Clock                  : Enabled
*   Ideal Network Delay            : Enabled
*   Mixed Clock/Signal Paths       : Disabled
*   Include Xtalk Induced Delay    : Disabled
*   Include Non-Propagated Nets    : Disabled
*   Include Lib Max Transition     : Enabled
*   Include Lib Max Capacitance    : Enabled
*   Ignore Clock Uncertainty       : Disabled
*   Ignore Propagated Clock        : Enabled
*   Set IO Clock Latency           : Disabled
*   Enable Data Check              : Enabled
*   Load Useful Skew From DB       : Disabled
*   Enable Clock Gating Checks     : Disabled
*   Multiple Clocks Per Register   : Enabled
*   Include CRPR                   : Disabled
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*   Reasons For No Optimization
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*   NDT : Don't touch net.
*   IDT : Don't touch instance.
*   FIX : Fixed instance.
*   MDR : Multi-Driven net.
*   PCP : Huge pin cap on the net.
*   TRI : Tristate net.
*   PRE : Preserve Logic.
*   DIS : Disabled edges on the net.
*   NEQ : No equivalent cells.
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*   Start point : m1\/Load_ram_addr_reg/CKN
*   ( Clock source SCL_CK )
*
*   End point   : \m1\/ram_0x32_reg[4]/D
*   ( Rising edge-triggered flipflop clocked by SCL_CK at CK )
*
*   Clock Group : SCL_CK
*   Delay Type  : Max
*   Slack       : 45.6996  (MET)
*
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Port/Pin             Cap   Fanout     Trans.       Incr       Arri   Reason  Master/Net
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Falling edge of clock SCL_CK                    50.0000    50.0000
Clock Source delay                               0.0000    50.0000
Clock Network delay                              2.0000    52.0000
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m1\/Load_ram_addr_reg/CKN
                                      0.0000     0.0000    50.0000 f         DFFNSRX1
m1\/Load_ram_addr_reg/Q
                    0.0029      1     0.0716     0.4554    50.4554 f         m1\/Load_ram_addr
U519/A                                0.0716     0.0000    50.4554 f         CLKBUFX3
U519/Y              0.0262      6     0.1510     0.2059    50.6613 f         n765
U563/B                                0.1514     0.0004    50.6617 f         NOR2BXL
U563/Y              0.0223      5     0.9295     0.5827    51.2445 r         n297
U252/D                                0.9299     0.0006    51.2451 r         AND4X1
U252/Y              0.0068      2     0.1565     0.3233    51.5683 r         n305
U211/B                                0.1566     0.0001    51.5684 r         NAND2XL
U211/Y              0.0041      1     0.1806     0.0958    51.6642 f         n304
U582/B                                0.1806     0.0000    51.6643 f         NOR2X1
U582/Y              0.0517      9     1.0741     0.6616    52.3258 r         n303
U160/A                                1.0752     0.0014    52.3273 r         CLKINVX3
U160/Y              0.0440      8     0.3849     0.3662    52.6934 f         n277
U205/B0                               0.3866     0.0022    52.6956 f         AO22X1
U205/Y              0.0046      1     0.1155     0.4030    53.0986 f         n386
\m1\/ram_0x32_reg[4]/D
                                      0.1155     0.0000    53.0986 f         DFFRX1
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Rising edge of clock SCL_CK                    100.0000   100.0000
Clock Source delay                               0.0000   100.0000
Clock Network delay                              2.0000   102.0000
Clock Skew                                       3.0000    99.0000
Setup time                                       0.2018    98.7982
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Required time                                              98.7982
Arrival time                                               53.0986
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Slack                                                      45.6996  (MET)
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*
*   Start point : \m1\/state_reg[3]/CKN
*   ( Clock source SCL_CK )
*
*   End point   : \m1\/state_reg[3]/D
*   ( Falling edge-triggered flipflop clocked by SCL_CK at CKN )
*
*   Clock Group : SCL_CK
*   Delay Type  : Min
*   Slack       : -1.7863  (VIOLATED)
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Port/Pin             Cap   Fanout     Trans.       Incr       Arri   Reason  Master/Net
---------------------------------------------------------------------------------
Falling edge of clock SCL_CK                    50.0000    50.0000
Clock Source delay                               0.0000    50.0000
---------------------------------------------------------------------------------
\m1\/state_reg[3]/CKN
                                      0.0000     0.0000    50.0000 f         DFFNSRX1
\m1\/state_reg[3]/QN
                    0.0073      2     0.0625     0.1891    50.1891 f         n267
U295/A0                               0.0626     0.0000    50.1891 f         OAI21XL
U295/Y              0.0021      1     0.0483     0.0783    50.2674 r         n453
\m1\/state_reg[3]/D
                                      0.0483     0.0000    50.2674 r         DFFNSRX1
---------------------------------------------------------------------------------
Falling edge of clock SCL_CK                    50.0000    50.0000
Clock Source delay                               0.0000    50.0000
Clock Network delay                              2.0000    52.0000
Clock Skew                                       0.0000    52.0000
Hold time                                        0.0537    52.0537
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Required time                                              52.0537
Arrival time                                               50.2674
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Slack                                                      -1.7863  (VIOLATED)

Timing Report summary
Paths reported   = 2
Violations       = 1
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最后这里RT比AT要大，为什么会VIOLATED？
报告的1个路径没有问题，RT-AT为正数，MET。第2个路径为什么同样就是负的呢？为什么要AT-RT呢？难但是hold time violate?
我是初学者们希望大家踊跃发言 。

zhangwei_it

hold违例，连续的的两个DFF之间存在非常短的路径

yinchyang

显然是hold-time violation 啊

dreamxup

正在寻找

a2s2

是hold time violation沒錯~~~

Delay Type  : Min  ==> hold time check
Delay Type  : Max ==> setup time check

qingwatiaowu

做hold优化

devopetent

*   Ignore Propagated Clock        : Enabled


如果cts没做，不用看这个min
要不就是你设置有问题

qingwatiaowu

encounter 工具里,CTS前是没有hold 优化选项的.

snojasper

hold violation在做CTS前都不用管。做完CTS后，set clock propagated再report timing

zhqi415758192

hold slack =   Arrival time - Required time