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请教一下,FPGA验证中的时序问题

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发表于 2009-7-15 19:48:09 | 显示全部楼层 |阅读模式

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1.FPGA验证时,有时为了调试,会引出内部的信号做debug来找出bug,但是引了内部引脚后,时序会变差,但也偶尔有变好的情况。请问如何保证时序问题。

2.ASIC设计毕竟不是FPGA设计,如果画大量时间做FPGA优化约束是不是有点浪费时间,如何能找到一个折中的方案?

3.有是做FPGA验证时,拿到手的只是基于门级的网表文件,这种情况下如何约束(这种情况下,假如你无法了解设计)
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发表于 2009-7-16 02:29:47 | 显示全部楼层
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发表于 2009-7-16 10:37:53 | 显示全部楼层
关于第一个问题,你可以使用FPGA供应上地高级工具(例如Xilinx的Planahead)在PAR后直接将相应Net牵出
关于第二个问题,这个流程对现在的Asic设计是必要的,软件的仿真毕竟有限,走个FPGA flow可以发现尽快发现问题,更快的收敛设计
加约束一般需要对设计比较了解,了解其中的关键路径,然后才能下出比较好的约束
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