菜鸟请教PCIe金手指上的PCIE REFCLK 的用法

magiclgr

PCIe好像不在链路上传输时钟信号，而是在接受电路中使用PLL从输入数据流中的数据比特转换来恢复接收时钟
不解……

fanna

一种，用tx向rx端直接发送ref clock，这种rx的clk一定与tx端完全等同。
另一种，rx端用本地ref clock，tx与rx clock有差，rx端用恢复的clk接受数据，再用本地clock同步，rx、tx的ref clock 有频差，记不得了，靠PHY里的skip解决。这也是pcie最大包长定义的来由。
具体的还是去看PICe spec吧。

magiclgr

原帖由 fanna 于 2009-7-12 22:55 发表

                               
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一种，用tx向rx端直接发送ref clock，这种rx的clk一定与tx端完全等同。
另一种，rx端用本地ref clock，tx与rx clock有差，rx端用恢复的clk接受数据，再用本地clock同步，rx、tx的ref clock 有频差，记不得了，靠PHY ...

多谢你的回复，
把规范又看了两遍，总算有点眉目
ref clock 好像是100MHz低频时钟，通过pll倍频之后作为接收端的物理层本地时钟
ref clock 可以是发送端向接收端通过差动线对发送，也可以用接收端本地时钟
前者的好处是“保证链路上的发送器和接收器能从同一时钟源上导出它们自己的内部时钟，可轻松地将链路上任一端上不同设备之间的内部时钟保持在参考时钟规定的600ppm范围之内。”
后者只是在PEX8311_RDK上看到过，还是没有搞明白

[ 本帖最后由 magiclgr 于 2009-7-13 17:57 编辑 ]

chyumkps

学习了

WellHan

受教了

章鱼宁

建议看一下SRIS部分

kangqiaoyibie

章鱼宁 发表于 2018-12-1 09:18
建议看一下SRIS部分

你好，请问pcie refclk  p/n分别接到fpga的MGTREFCLK n/p上了。会有问题么？