fpga经验谈(西安大唐电信)

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有限状态机的Verilog实现
用Verilog 语言描述有限状态机可使用多种风格，不同的风格会极大地影响电路性能。通常有3种描述方式：单always块、双always块和三always块。
单always块把组合逻辑和时序逻辑用同一个时序always块描述，其输出是寄存器输出，无毛刺。但是这种方式会产生多余的触发器，代码难于修改和调试，应该尽量避免使用。
双always块大多用于描述Mealy状态机和组合输出的Moore状态机，时序always块描述当前状态逻辑，组合逻辑always块描述次态逻辑并给输出赋值。这种方式结构清晰，综合后的面积和时间性能好。但组合逻辑输出往往会有毛刺，当输出向量作为时钟信号时，这些毛刺会对电路产生致命的影响。
三always块大多用于同步Mealy状态机，两个时序always块分别用来描述现态逻辑和对输出赋值，组合always块用于产生下一状态。这种方式的状态机也是寄存器输出，输出无毛刺，并且代码比单always块清晰易读，但是面积大于双always块。随着芯片资源和速度的提高，目前这种方式得到了广泛应用。
下面以三always块模块给出状态机的Verilog模板。
// 构成状态跳转环
always @(posedge clk or negedge rst_n)
current_state <= next_state;
// 完成状态机的内部逻辑
always @ (current_state or ) begin
case(current_state)
S1: next_state = S2;
S2: next_state = S1;
default: next_state = S2;
endcase
end
// 完成状态机的外部逻辑
always @(current_state or ) begin
case(current_state)
S1:
S2:
default:
endcase
end
综合状态机的一般原则
在硬件描述语言中，许多基于仿真的语句虽然符合语法规则，但是不能映射到硬件逻辑电路单元，如果要最终实现硬件设计，必须写出可以综合的程序。通常，综合的原则为：
综合之前一定要进行仿真，仿真会暴露逻辑错误。如果不做仿真，没有发现的逻辑错误会进入综合器，使综合的结果产生同样的逻辑错误。
每一次布线之后都要进行仿真，在器件编程或流片之前一定要进行最后的仿真。
用Verilog HDL描述的异步状态机是不能综合的，应该避免用综合器来设计。在必须设计异步状态机时，建议用电路图输入的方法
状态机应该有一个异步或同步复位端，以便在通电时将硬件电路复位到有效状态。建议使用异步复位以简化硬件开销。
时序逻辑电路建模时，用非阻塞赋值。用always块写组合逻辑时，采用阻塞赋值。不要在多个always块中为同一个变量赋值。
always块中应该避免组合反馈回路。在赋值表达式右端参与赋值的信号都必须出现在敏感信号列表中，否则在综合时，会为没有列出的信号隐含地产生一个透明锁存器。

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