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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SoC Design Flow(synopsys)
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楼主: yelse

SoC Design Flow(synopsys)

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johnnyw
发表于 2010-4-26 14:24:15 | 显示全部楼层
Thanks for your sharing!
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samuel_lee
发表于 2010-4-27 14:54:53 | 显示全部楼层
thanks
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samuel_lee
发表于 2010-4-27 14:57:42 | 显示全部楼层
没用，垃圾
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weili1002730
发表于 2010-5-14 21:11:37 | 显示全部楼层
xiexie
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jinjinxinyi
发表于 2010-6-3 16:57:23 | 显示全部楼层
谢谢！！
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jinjinxinyi
发表于 2010-6-3 17:08:28 | 显示全部楼层
谢谢！!
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彩虹
发表于 2010-6-3 19:44:17 | 显示全部楼层
收下，多谢~
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ksg4
发表于 2011-2-14 10:48:16 | 显示全部楼层
have a look
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winnern
发表于 2011-2-14 10:56:40 | 显示全部楼层
感谢楼主分享
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高立兴
发表于 2011-3-2 20:54:30 | 显示全部楼层
谢谢啊，呵呵
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