请教FPGA的DCM使用问题

gatezte2008

以xilinx为例，在设计时，一般会把外部输入的时钟送入DCM（数字时钟管理器）作处理后供后面设计做统一的同步时钟使用，比如输入CLK，DCM产生同步时钟CLK0，为了让这个CLK0有足够的驱动能力，会把CLK0接到专用的时钟缓冲器BUFG后才送到其他地方使用，代码如下：

BUFG clk0buf (.O(CLKO_BUF)),
.I(CLK0);

问题就来了，我看到的一些Xilinx IP Core产生的程序中，会把 CLKO_BUF再赋值给另一个信号线才输出，代码如下：

assign da_clk = LKO_BUF;

最终da_clk信号才是送到后面设计做统一的同步时钟使用，而不是 CLKO_BUF，这是为什么呢？为什么不直接用 CLKO_BUF信号，而要用赋值后的信号？

这个赋值后的信号的驱动能力和质量有 CLKO_BUF好吗？