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小弟有俩关于quartus的问题向各位大虾请教

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发表于 2009-5-23 21:37:08 | 显示全部楼层 |阅读模式

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1.我用verilog 编了子模块,并生成了子模块原理图,并新建bdf文件,用画图的方式将各子模块连接起来,说理通过编译和下载,但是编译后,显示的所用LE(逻辑单元)为什么是0呢?用chip planner看,里面什么也没有。
2.怎么用quartus把生成的下载文件固定下载到自己想要的一些逻辑单元区域中?


希望大侠门给我指点迷津呀 谢谢啦。
发表于 2009-5-23 23:20:12 | 显示全部楼层
一.顺利通过编译\下载,那么电路的表现是否正确?
二.LE是0,那你的设计内容是些啥呢?
三.整个设计下载到某个区域,好象不行把?
头像被屏蔽
发表于 2009-5-24 06:02:05 | 显示全部楼层
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