Fold cascode OPA設計問題

_Ryu

原帖由 jerryyau 于 2009-5-26 12:20 发表

                               
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For Ryu,

  謝謝您的解釋，請問像這種高輸出阻抗是如何量output swing?
我的方式為：
* Power                                                      *
.param vdd_p=3.3  vcom_p='vdd_p/2'
vdd avdd 0 vdd_ ...

不知道你要用在什么地方，如果是switced circuits的话，可以把VM与OUT直接接上，sweep vcom_p, 看VM和VP的差就可以了，不过你要弄清楚你到底需要做到什么样的指标。最简单的，open loop也可以做的，例如你要60dB上的gain，你sweep VM和VP的差分输入，看gain>60dB以上的输出范围就是你的output swing。

如果你是要驱动低阻抗负载的话，例如你的应用和你的测试电路相似，那么，我想你首先还是考虑加输出级把输出阻抗降低为好。

jerryyau

原帖由 thincat 于 2009-5-27 15:19 发表

                               
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共模抑制比CMRR为差模电压增益与共模电压增益之比，并用对数表示。看你的代码好像求的是共模电压增益（而且没有设置好合适的直流偏置点，即直流为开环接法），记得allen的书中有讲cmrr的仿真方法，你可以去看看。

我看了，allen提供兩個方法(figure 6.6-6和figure 6.6-7)，其中figure 6.6-6太麻煩，所以我選用figure 6.6-7的方法，我修改的spice deck如下：
.param vdd_p=3.3
vdd avdd 0 vdd_p
vss avss  0 0
*VM VM VP dc 0v
VM VM OUT dc 1.65v
VP VP avss dc 1.65v ac 1v
*************************************************************************
* instance of top module                                                      *
*************************************************************************
x1 OUT VM VP OPA

*************************************************************************
* Sweep & Analysis                                                      *
*************************************************************************
.op
.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)

跑出來的結果為圖二，很奇怪，不對，能否請您跟我說如何才是對的方法。
謝謝

jerryyau

原帖由 _Ryu 于 2009-5-30 00:04 发表

                               
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不知道你要用在什么地方，如果是switced circuits的话，可以把VM与OUT直接接上，sweep vcom_p, 看VM和VP的差就可以了，不过你要弄清楚你到底需要做到什么样的指标。最简单的，open loop也可以做的，例如你要60dB ...

如第一篇說的，我只是想要學analog IC design，不過我想將此OPA用到bandgap上，如圖，這樣的應用應該不會有阻抗匹配的問題吧。
另外您說"最简单的，open loop也可以做的，例如你要60dB上的gain，你sweep VM和VP的差分输入，看gain>60dB以上的输出范围就是你的output swing"，因為我剛入門，所以不是很懂您的建議要如何實做出來，您能否更進一步說明？
謝謝

122013137

fold cascode OPA有问题

jerryyau

原帖由 122013137 于 2009-6-3 09:35 发表

                               
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fold cascode OPA有问题

不懂您說的地方在哪裡，能說清楚嗎？

California

I learn a lot from the above disscusions, and Thanks for your sharing.
Beside those, There may be some Matching  and Area problems for PMOS, I think, for Layout.

Matching & Area Issues:
Although PMOS's  Source terminal can be connected directly to the Nwell, the such connected Cascode PMOS pair (e.g., P1 & P4 in the  Bias circuit and P1 & P3 in the Cascode OpAmp) can not be included in the same Nwell, which degrades the matching accuracy. Meanwhile such connected the PMOSs need individual Nwell, takes more area, 'real estate' !!!.

jerryyau

原帖由 California 于 2009-6-6 10:52 发表

                               
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I learn a lot from the above disscusions, and Thanks for your sharing.
Beside those, There may be some Matching  and Area problems for PMOS, I think, for Layout.

Matching & Area Issues:
Although  ...

Thanks. For a new guy in analog desing, your message is very very useful. You're welcome for giving me more your experience.
Thanks again.

liweifb

楼主偏置管子尺寸有问题

[ 本帖最后由 liweifb 于 2009-6-9 20:01 编辑 ]

liweifb

偏置好几个管子尺寸都有问题啊  怎么都一样

jerryyau

bias的P2和n4 length不同，P2是用來產生P1,4,7的偏壓而N4用來產生N0,2,5,的偏壓，請問您說的"偏置好几个管子尺寸都有问题啊"，是何處？謝謝。