有关PLL的滤波器问题

pyhpsh

正在设计一个整数频率合成器，参考频率比较小，为1.25MHz。但由于锁定时间的要求不得不把带宽设在了70KHz。现在是采用的一个三阶的无源滤波，但其输出非常不好，不知道有不有什么改进措施？先谢谢了附件是滤波器的输出

tulipbear97

这应是未lock的图，当它lock后，它是怎样呢?

frankiebai

这个是正常的，未锁定时的控制电压就是这个样子的
仿真时间再长一些就可以看到锁定的情况了

vikinglan

原帖由 pyhpsh 于 2009-5-17 10:47 发表

                               
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正在设计一个整数频率合成器，参考频率比较小，为1.25MHz。但由于锁定时间的要求不得不把带宽设在了70KHz。现在是采用的一个三阶的无源滤波，但其输出非常不好，不知道有不有什么改进措施？先谢谢了附件是滤波器的输 ...

按照BWloop<Fref/10, 70kHz没什么不可以啊？

intercon

看了Vcont，我觉得这可能不是BW大小的问题，而在于VCO是否能产生所需要的频率，比如在Vcont=2V的时候产生的频率是否在调谐范围内，
另外，再看看电容上的电压。

[ 本帖最后由 intercon 于 2009-5-21 02:06 编辑 ]

hltll

看你的仿真时间才4u，根据你的带宽，你的锁定时间需要几十u，完全没有锁定，这时候的波形很正常的呀，建议你结合PFD的输出来看Vtune

pyhpsh

先道个歉，这几天都在忙着改进电路，没有上论坛回复大家。上面的图是在只有PFD，CP和LPF的开环中仿出来的，之所以说它不好，是因为在与之前一个参考频率26M，带宽60K的PLL相比（也是只仿PFD、CP、LPF三部分），它输出的离散度太大了。之前那个的结果基本上是一条平滑的曲线。我试了一下，还是在这个参考频率下，如果把带宽改到3K（呵呵，改动很大），上面的那个图也可以变成平滑的曲线...另外，这几天仿了下整环（还是在70K的带宽下），估计最后的锁定是没有问题，但情况不是很好，出现了几次翻转才逐渐锁住（曲线比较怪异，也不知道是不是周期翻转）。不知道是不是带宽太大引起的...

[ 本帖最后由 pyhpsh 于 2009-5-25 01:24 编辑 ]

qn001

谢谢！！

qn001

谢谢！！

sdscj

翻转了好几次应该是裕度不够吧，类似于有点减幅振荡的那种
你的Cp和Rp大概有多大？