写VHDL程序时想到的一个问题，请指教，if (clk'event and clk=0)

ll28 · 发表于 2009-5-22 18:06:55

同意8楼的说法，建议楼主先去写代码前先想想基本的硬件应该怎样搭电路，这样就不会有类似的疑问了。

Paul_Lee · 发表于 2009-5-23 23:16:36

谢谢啦

meguro · 发表于 2009-6-2 12:52:21

如果有演算或很长的if else语句，有可能来不及的。需要自己优化。

Paul_Lee · 发表于 2009-6-8 10:24:09

很多的else if和演算，可能是这个情况

planet1997 · 发表于 2009-6-8 10:52:42

获益匪浅啊，呵呵

Paul_Lee · 发表于 2009-6-8 11:13:56

我也是，呵呵，多问多学嘛，等明白的多了再多给别人解答，好论坛就是这么形成的，呵呵

iseeyouseewhat · 发表于 2009-6-8 13:31:46

综合的时候，系统时钟速率会上不去，有时需要用流水线结构，有的综合工具会自动实现这点的。

Paul_Lee · 发表于 2009-6-9 10:59:07

又学了一点，呵呵

求走 · 发表于 2009-6-11 22:03:45

如果没说错的话，发帖以前写软件，然后用软件的思想去想if-else，做硬件最好还是先看看硬件设计的一些基本原理。

Paul_Lee · 发表于 2009-6-12 11:24:49

应该多看看书，呵呵

谢谢啦