【求助】关于时钟分频问题

BlakeLively · 发表于 2009-4-29 09:05:40

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刚开始学习FPGA 弄了块开发板，想让板上的数码管从0~9循环跳变。

板上晶振为50MHZ，我把它分到了1HZ，然后再把1HZ时钟接到状态机，程序写的应该是没问题。功能仿真没问题，时序仿真结果是各个数字跳变中间有一些毛刺，而且在编译报告中显示clock skew>Data Delay(这个在我把分频数降下来就没问题了）。

最终板上数码管跳变不是我想要的情况，总是断断续续的跳，如0，2，3，6，7。。。请教各位大侠碰到这种情况该怎么做？