【求助】关于时钟分频问题

BlakeLively · 发表于 2009-4-29 09:05:40

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刚开始学习FPGA 弄了块开发板，想让板上的数码管从0~9循环跳变。

板上晶振为50MHZ，我把它分到了1HZ，然后再把1HZ时钟接到状态机，程序写的应该是没问题。功能仿真没问题，时序仿真结果是各个数字跳变中间有一些毛刺，而且在编译报告中显示clock skew>Data Delay(这个在我把分频数降下来就没问题了）。

最终板上数码管跳变不是我想要的情况，总是断断续续的跳，如0，2，3，6，7。。。请教各位大侠碰到这种情况该怎么做？

richardhoo · 发表于 2009-4-29 17:53:05

建议做一个post-simulation,加上 APR之后的sdf来做
我估计是clock分频的问题－－－分频之后，是否仍然在global clock line 上？

BlakeLively · 发表于 2009-4-30 14:23:43

原帖由 richardhoo 于 2009-4-29 17:53 发表

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建议做一个post-simulation,加上 APR之后的sdf来做
我估计是clock分频的问题－－－分频之后，是否仍然在global clock line 上？

额。。。我是新手完全看不懂你的意思。。

MOSFET · 发表于 2009-4-30 17:00:29

你怎么分的?
直接分这么大就会产生这现象
修改一下,行波分频.先分1M.再用1M分1K,最后再1HZ

liulanghan · 发表于 2009-5-6 15:52:57

用同步计数器分频，再用1Hz做门控，应该没有问题啦

hui3462 · 发表于 2009-5-6 20:40:14

分的太多了估计

niumingchao · 发表于 2009-5-18 09:51:05

分频之后的信号做时钟用了吧，当时钟使能用就可以了

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