pll的失锁

kool · 发表于 2009-4-9 10:53:26

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对于CPPLL，除了相位裕度，，还有没有其他因素会使PLL失锁（输出频率在VCO的调谐范围之内）？

apprenticewyc · 发表于 2009-4-9 11:09:25

参考时钟,分频器等都会让pll失锁

kool · 发表于 2009-4-9 14:35:55

原帖由 apprenticewyc 于 2009-4-9 11:09 发表

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参考时钟,分频器等都会让pll失锁

能具体说一下吗？
如果保证参考时钟大于10倍带宽，分频器延时远小于环路带宽的倒数呢？还会可能使PLL失锁吗？

faithfully · 发表于 2009-4-11 22:28:44

Possible causes:

1, PLL hold-in range (except CPPLL).
2, Too small prescaler input from VCO
3, Prescaler/divider timing (especially for swallow counter)
4, VCO cover range
5, CPPFD Dead Zone

mmic1978 · 发表于 2009-11-18 11:05:00

感觉divider一块容易不用心，反而会出问题

模头 · 发表于 2009-11-18 13:49:19

收藏，学习学习

sanyuan0902 · 发表于 2009-11-18 14:13:08

学习了

kool · 发表于 2009-11-18 15:07:32

5# mmic1978

一般divider需要关注的是工作频率范围，输入幅度，功能。还有那些需要注意的呢？

suzon · 发表于 2010-1-21 23:45:28

是不是和开环传递函数有关？也就是说PLL不够稳定

glogic2k · 发表于 2010-1-22 02:19:26

这是一个很好的讨论题目,怎么没有人继续讨论.

pll的失锁

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