关于testbench 的初级问题

lxy510

在quartus里怎么用一个test.v文件去测试一个功能模块(如f.v)？如何看仿真结果呢？
我是新手，可怜。先谢谢了》

atuhappy

没用过quartus

lxy510

那末MODELSIM呢？

atuhappy

这里modelsim高手很多^_^

hpsun

:---)

一声叹息

下面引用由lxy510在 2004/03/15 09:21pm 发表的内容：
那末MODELSIM呢？

与普通模块一样仿真、看结果。当然你也可以将仿真结果输出到文件，然后查看。也可以编写一段代码，自动检查结果。

tomvsjerry

你把综合的部分当作一个模块，然后测试作另外一个模块，再在两个模块上设定一个TOP模块，就好像把两个部分用线连在一起了，由测试模块产生信号。

Diamond5th

module test_bench();
   //testing signal generator, generating input signals to
   //your circuit under test
   sig_gen_prototype sig_gen(...);
   //circuit under test
   your_module cut(...);
   //verification module, to verify the simulation results, basically it
   //compares cut results with some goden model results (could be PLI)
   verifier_prototype verify(....);
   //monitor module, the purpose of this module is to make sure the timing
   //and transition of each signal is valid or consist with your
   //specification, much like assert() macro in C, can use OVL
   monitor_prototype mon(...);
  //other stuff
  //initialization
initial begin
   //initialize your rams, roms, etc.
end
//simulation control
initial begin
     //generating reset signal
     ....
     //generating clock signal
     ....
     //stop
     repeat(# of cycles you want to simulate)
        @(posedge clk);
      $stop;  
end
endmodule

yybinliu

modelsim的不复杂,参考一下例子就会了