用formality验证失败,怎样debug！！！

风中微笑009 · 发表于 2014-2-7 15:22:32

遇到同样问题，解决中。

似水如烟 · 发表于 2014-3-14 10:56:04

主要是两个方面：
首先是加入了.sv文件；
其次是在脚本中将某些关键寄存器置0或1，或者在rtl中直接将这些关键寄存器置0或1；
至于如何找到这些影响的寄存器，就需要使用图形界面，一直追到最前面找到那个影响很多值的寄存器
已经很久了，也很久没有再做了，所以只是大致说一下，你可以尝试一下

orphan · 发表于 2014-6-7 15:40:27

verify没有才是王道

刘锐锐 · 发表于 2018-5-9 17:15:03

I also want to know why

jack570321 · 发表于 2019-3-5 16:14:31

Solve the problem?

catboyzw · 发表于 2019-11-18 16:36:24

1: set verification_clock_gate_hold_mode collapse_all_cg_cells (解决clock gating问题)
2: set synopsys_auto_setup true, 吃svf配置
3: set svf (你svf的路径)

yangyang。 · 发表于 2021-8-25 16:37:13

我也出现了这样的问题，，不过我的是SL的值不一样。r是0；i是1

yangyang。 · 发表于 2021-8-26 08:57:50

风中微笑009 发表于 2014-2-7 15:22
遇到同样问题，解决中。

解决了吗，friend

CHNTheSky · 发表于 2023-8-31 15:02:57

痛苦了好久终于解决了在fm读入的源文件里不要加任何的行为级仿真文件比如DW_XXXX.v和存储器的仿真文件

scutlee · 发表于 2023-10-30 17:16:40

mingxing00 发表于 2014-1-16 15:34
遇到相同的问题了，输入时1，经过latch输出就变成0了~~
还有formality check遇见unmatch中类型为DFF0X，这 ...

这个问题怎么解决啊

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