SynopsysEDA软件介绍

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DC Ultra（Design Compiler的最高版本）
    在Synopsys软件中完整的综合方案的核心是DC Ultra?，对所有设计而言它也是最好级别的综合平台。DC Ultra添加了全面的数据通路和时序优化技术，并通过工业界的反复证明。DC Ultra具有独特的优化技术，能满足今天设计的各种挑战。DC Ultra提供快速的具有先进水平的数据通路优化技术，能建立快速关键路径时序。另外，DC Ultra采用后布局和优化布线技术，易于较快达到时序收敛。DC Ultra已在工业界确立了领先地位，DC Ultra综合引擎能提供DC Expert所有的功能，以及它的独特的优点。
　　能与DC Ultra共同工作的软件有路径综合、测试综合和功耗优化、静态时序和功耗分析，以及经验证的、高性能Design Ware库。这是经过验证的技术独特的集成，形成一个完整的综合解决方案，能在最短的时间里满足用户所有的设计挑战。
       ● 对数据通路设计的面积和时序方面，提交最好质量的设计结果
　　● 对时序要求很高的设计, 提供最好的电路性能
　　● 与测试和功耗综合紧密结合，以提供最高的设计效率，并致力于实现所有综合的目标
　　● 对那些需要多次反复设计流程才能达到时序收敛的设计，通过提供和布局布线环境的紧密衔接，有助于快速实现设计的多时序收敛
　　● 来自于超过50个硅片和库的供应商可应用的大于500个综合库
Astro（针对SoC设计的先进的物理层优化和布局布线解决方案）
Astro?解决方案是Synopsys Galaxy设计实现平台上的一个里程碑。Astro采用了特殊的构架，能使它在对最复杂的IC设计进行布局布线和优化时同时考虑各种物理效应。Astro的快速周转能力和分布式算法使得其性能比Apollo-II和Satrun优越的多，完成设计的速度可以提高三倍。
　　Astro在设计的每一个阶段都同时考虑时序，信号，功耗的完整性，面积的优化，布线的拥塞等问题，当物理层芯片形成后，以上各项也就取得了收敛。Astro高效而精确地把物理层优化，提取，分析融入到布局布线地各个阶段。这项突破性地技术解决了设计中的复杂问题，提供了高质量的优化结果，人们可以对最终的结果投以相当的信任。Astro的使用可以使设计的速度提高大约15％，比任何一种其他的解决方案都有效。
　　● 迅速取得设计的收敛
　　● 把物理层的优化，版图实现（布局布线），分析（时序，噪声）紧密结合起来
　　● 设计过程中计入了超深亚微米的效应
　　● 加快时钟速度，缩短设计时间
　　● 提高生产能力，保证最低的时钟脉冲相位差
　　● 在Synopsys的时序解决方案中可以保持和signoff的工具结果一致，消除了不收敛问题
　　● 与最新的生产工艺规则兼容
　　● 缩短设计周期
PrimeTime（全芯片，门级静态时序分析）
PrimeTime 是针对复杂的10千万门全芯片门级静态时序分析器。PrimeTime是一个易于使用的产品，能进行静态时序分析(STA),精确的RC延迟计算，先进的建模和时序验收。对于大型的多时钟的设计，比如包括了综合出的逻辑电路、嵌入式存储器和微处理器核的设计，这是一个理想的工具。PrimeTime的性能使得一个通宵就可以完成百万门级设计的穷尽的时序分析。
　　● 64bit的体系结构允许完成超过10千万门级设计的时序分析
　　● 增量分析减少了小的设计修改所需的运行时间，提高了效率
　　● 精确的RC延迟计算使用SPEF， DSPF和RSPF中的寄生参数，还可以使用二进制的寄生参数文件以便于有效传输。
　　● 先进的建模能力支持层次化的STA 验收和基于单元的可复用IP的建模
　　● 使用同样的工艺库，数据库和命令，因此能够无缝的融入Synopsys物理综合的流程
　　● 是所有主要的ASIC供应商所支持的时序验收工具，并且支持先进的代工流程
DFT Compiler MAX（一次通过的测试压缩综合）　
DFT Compiler MAX是下一代的可测试性设计（DFT）综合解决方案，它提供了一次通过的测试数据容量压缩能力，解决了在130纳米、90纳米以及更小尺寸制造技术中所出现的设计和测试的挑战。
    这类深亚微米（DSM）设计带来了新的故障类型，而这些故障类型是传统的Stuck-at测试技术所无法检测出来的。这些故障类型只能采用在速测试技术（at-speed）和桥接测试技术来检测，而这类测试导致测试向量的数量更多，从而导致较高的测试成本。
　　 DFT Compiler MAX提供了直接方便的10-50倍的测试数据量压缩能力，从而让DSM测试达成很高的故障覆盖率，而不影响测试成本。它采用的独有自适应性扫描技术生成了一种高效的扫描架构，从而达到了最短的测试时间和最小的电路面积代价内实现测试压缩。DFT Compiler MAX提供了综合全面而又功能强大的测试设计规则检测（DRC）功能，包含了扫描、边界扫描、测试压缩综合、集成和验证功能。它能够透明地集成到Synopsys的Design Compiler产品和整个Galaxy设计实现平台中，从而实现最佳的设计时序收敛，并消除了在设计和测试实施中进行代价高昂的迭代流程。它透明支持所有TetraMAX和TetraMAX DSM自动测试向量生成（ATPG）故障模型，提供了与传统扫描方法相同的高质量的测试向量和高精确度的故障诊断。
　　DFT Compiler MAX为Stuck-at和在速测试两类测试技术都提供了优质的测试压缩能力，从而在不额外增加测试成本和设计工作量的情况下，达成更高质量的测试结果。
关键优点
　　● 10－50倍的测试时间和测试向量压缩
　　● 与传统扫描相同的高测试覆盖率和易用性
　　● 对设计时序没有影响
　　● 对物理设计没有影响
　　● 在130纳米、90纳米及以下尺寸的设计中能够达到更高的测试质量
特色
　　● 自适应扫描技术提供了10－50倍的测试时间和测试向量压缩
　　● 一次通过的测试压缩综合技术提供了最为方便的设计实现流程
　　● 与Galaxy平台的集成，可以同时对面积、功耗、时序、物理设计和测试限制条件进行优化
　　● 在寄存器传输级（RTL）和门级电路进行完备的测试DRC分析检查
　　● 支持层次式扫描综合设计
　　● 边界扫描综合,1149.1边界扫描标准进行的规则检查
　　● 与TetraMAX ATPG的完美集成

IC Compiler（下一代物理设计系统）
      IC Compiler(r)作为下一代物理设计系统，在体系建构上旨在解决当前不断涌现的设计挑战。作为Synopsys的Galaxy Design Platform 2005中的核心组成部分，IC Compiler提供了全面的、收敛的解决方案，为netlist直到GDSII的物理实现流程提供了最为全面的支持。
　　IC Compiler集物理综合、时钟树综合、布线、成品率优化和签核修正于一体，能够达成其它任何产品都无法匹敌的设计性能和设计人员生产率。
所面临的难题
　　在不断发展的芯片技术的推动下，设计上的难题成倍涌现。面对集中于消费类产品的全球市场的动态变化情况，对设计人员工作效率的需求也达到了前所未有的高度。当前物理设计的复杂度已经远远超出了几代芯片技术以前的程度。几年前才开始占据主导地位的互连方面的难题，目前已经变得非常复杂。设计的规模也比以前大幅度增加，使得布线长度也在急剧上升。在各个布线层之间的电阻变化程度比先前大了的2到3倍。以宏的形式出现的布线阻挡区域的数量增长了10倍。过孔阻抗可以达到线路阻抗的2至3倍。复杂的时钟广泛存在，并且使得整体互连管理更加不稳定。先进的芯片制程和设计上的变化目前也要求在精确的时序sign-off与实现过程之间达成紧密的结合。芯片成品率的问题也不再当成设计后续事项来考虑。这个问题必须在设计流程中结合进来。
    目前这一代从布局到布线的解决方案建构于九十年代末，它将物理设计集成进一个单独的可执行文件。然而，这些解决方案有着考虑问题是否完备的局限性，因为它们将布局、时钟树综合和布线被分隔为相互独立、互不关联的步骤。而且，成品率优化和时序sign-off也被分离成相互独立的步骤，并且被作为“后续处理”。这些挑战都迫切需要新的物理设计解决方案。
解决方案
　　IC Compiler(r)作为下一代的物理设计系统，在体系建构上旨在解决当前不断出现的设计难题。它通过实现并发式的物理设计，真正超越了目前这代布局布线设计工具。
　　作为前所未有的新一代集物理综合、时钟树综合、布线、成品率优化和sign-off修正于一体的解决方案，IC Complier达成了其它任何产品都无法匹敌的设计性能和设计人员生产率。
关键特性和优势
　　● 扩展物理综合(XPS)将物理综合扩展到了全部的布局和布线过程。XPS技术将物理综合、时钟树综合和布线统一起来，极大地改善了互连管理。从而在整个时序、面积、功耗、信号完整性和成品率方面保证了设计成果的实现更为快速，成果质量也更高。
　　● 签核sign-off驱动的设计收敛将Galaxy(r)的黄金标准签核工具PrimeTime(r)和Star-RCXT(tm) 与物理实现过程紧密地结合起来，大幅地缩短了达成设计收敛所需的时间。通过增量式地运行sign-off使关键时序的区域达到收敛，IC Compiler能够在高精确度的情况下保持快速的处理吞吐量。这些创新都让设计人员能够达成更高的设计可预期性，避免代价高昂的设计余量，并且缩短获得最终结果的时间。
　　● 成品率设计（DFY）将业界首项应用于成品率降低防止和纠正的技术创新加入Galaxy设计平台。在IC Compiler中，这些DFY创新能够实现针对成品率、时序、面积、功耗、可布通性和信号完整性进行并发地优化。通过将这些DFY技术创新与Synopsys业界领先的可制造性设计解决方案结合起来，设计人员就能在整个设计流程中定位缺陷的根源。
　　● 为物理设计提供全面支持的其它特点
　　● 物理设计的可测试性优化
　　● 全面的低功耗设计功能
　　● 层次化的和扁平的布局规划
　　● 自动宏模块布局
　　● 电源网络设计
　　● 芯片完成支持
　　● 在整个流程中支持TCL
　　● PrimeTime风格的分析能力
　　● TrueVue照相真实感可视化技术


Physical Compiler（物理编译器）
      Physical Compilerㄊ荢ynopsys的物理综合解决方案的基石，并且是Synopsys的Galaxy设计平台的一个关键组成部分，有助于RTL的设计人员在最短时间内完成具有最高性能的电路设计。 Physical Complier通过将综合和布局相结合，即使在最为复杂的设计中，也能保证设计人员实现从RTL至已布局的门电路之间可预测的时序收敛，与第三方布线工具的接口经过实践验证，能够插入到任何现有设计流程中。
　　Physical Compiler建立在业界标准的Design Compiler基础之上，能够与Synopsys的布局规划、功率、数据路径、测试、布线和DesignWare解决方案实现无缝的结合。Physical Compiler已经为设计业界所广泛采用，并已完成了1,000多个tapeout。Physical Compiler满足了客户对上市周期的要求，并在性能和效率方面获得显著的增长。所有主要的专用集成电路（ASIC）供应商均为Physical Compiler提供了设计套件支持，并采用布局交接（placement handoff）方式来实现最复杂设计的快速时序收敛。
主要优点
　　 ● 在时序、功率、面积和可布线性方面提供最佳的结果质量（QoR）
　　 ● 易于采用与Design Compiler类似的命令控制（TCL）环境，并拥有功能丰富且强大的指令集，以及易于使用的图形用户界面，从而确保了任务的快速完成
　　 ● 确保Synopsys工具集相一致的时序、约束条件和库
　　 ● 使客户的投资充分发挥效益
　　 ● 针对第三方布局和布线流程的即插即用解决方案，采用业界标准格式的接口，确保其顺利使用
　　 ● 综合全面的专用集成电路（ASIC）供应商支持，用户不仅拥有灵活选择专用集成电路（ASIC）的权利，还能保持对设计结果质量（QoR）和CAD工具的控制权
　　 ● 快速精确地实施可行性分析，采用内置的RTL性能原型设计（RPP）和快速布局模式，有助于节省时间，并在设计早期发挥物理实现在RTL架构选择方面的效应
　　 ● 采用分布式物理综合（DPS）实现大型（1M-2M）芯片的快速设计
　　 ● 与Milkyway的直接集成和由RC模型提供的支持，确保与Astro保持一致的融合流程，并缩短获得结果的时间
　　 ● 全局布线工具的集成，针对高密度设计实现更高的时序可预测性（要求采用PC Expert选件）
　　 ● 采用与Power Compiler工具相结合实现快速多截止电压
优化流程，以实现泄漏电流优化
　　 ● 从2003.12版开始推出的Opteron32/64位功能，实现了更快速的运行时间

chwq1978

不好不要钱

armingnet

呵呵，非常欣赏楼主的无私作风

leyan24

很详细呀

laowu0704

能有更细致的算法吗?

ghifi37

楼主无私，介绍得不错，不过好像还有不少synopsys的工具还没介绍到。

aceafee

谢谢分享，，

123093558

ra3d

呵呵，非常欣赏楼主的无私作风

MOSFET_GG

感谢楼主分享!