[求助][原创]请教一个CPLD的EPM7128S的问题

hnzh201

我的系统使用的有5V和3.3V的器件，所以想通过EPM7128S来实现电平转换，但是同时发现输出有些需要上拉到5V的引脚需要设置成集电极开路方式才行，请教一下各位大虾怎么设置CPLD的集电极开路方式？
再有一个问题就是我的CPLD在系统上电一小会之后就开始发热，过会就会挺热的，但是倒不至于烧掉，请问这是什么原因呢？有什么解决办法吗？谢谢各位大虾了。

liuiang

你加约束的时候可以配置输出方式，，建议参考软件应用手册，，
工作频率对发烫贡献很大，，如果工作频率不是很高，，就要看看硬件上的问题了。。

hnzh201

我的CPLD接的是DSP的LF2407A，工作频率是40M，我对CPLD的操作的时钟其实就是DSP的写有效信号，我只是利用了那个写有效信号的上升沿来实现数据传输的，这个影响大吗？
再就是你说的约束条件从哪里加呢，我用的是maxplus ii编译环境，具体怎么操作呢？谢谢版主了。