DLL环路的harmonic lock和false lock问题？是一个意思吗？

liandan · 发表于 2009-2-18 15:36:20

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

通常的DLL环路的harmonic lock和false lock具体什么意思吗？false lock对电路有什么影响吗？
harmonic ock是指谐波锁定吗？如果是，这个谐波哪里来？

liandan · 发表于 2009-2-18 15:40:08

补充：DLL
环路： PD CP VCDL
参考时钟连PD并作为vcdl输入

oldman0224 · 发表于 2009-6-25 18:09:41

thkthkthkthkthkthk

lp.zhu · 发表于 2010-3-21 23:37:55

此两种说法不是一个意思：
false Lock：是指PLL完全没有锁定，主要发生在VCDL的初始Delay小于Reference Clock的半个周期，这样PLL会不断减小Dleay，这样永远不可能锁定；
harmonic Lock：是指初始Delay大于reference Clock的周期的1.5倍，这样PLL可能Lock在VCDL的Delay为参考频率的2倍，或者更高这样，就处于Harmonica Lock。
上述两种情况都有相应的paper去解决问题，可以去参考，具体的名字我也不知道了，好久没有看了

lalajie · 发表于 2010-4-3 06:15:38

謝謝 lp.zhu 熱心的講解

brf1118 · 发表于 2010-4-4 22:27:30

不是，因該和收斂之累的關系

lvwei_1024 · 发表于 2010-7-25 14:52:55

A Reset-Free Anti-Harmonic Delay-Locked Loop Using a Cycle Period Detector.pdf (949.98 KB, 下载次数: 302 ) 这几个paper有解决的方法

hsu738 · 发表于 2010-9-27 11:02:30

Thanks

hsu738 · 发表于 2010-9-27 11:04:02

Thanks a lot.

andyjackcao · 发表于 2010-11-4 18:52:18

补充：DLL
环路： PD CP VCDL
参考时钟连PD并作为vcdl输入
liandan 发表于 2009/2/18 15:40

登录/注册后可看大图

你好
咨询个问题
参考时钟连PD作为VCDL的输入，我有2个疑问
1),为什么必须把“参考时钟连PD作为VCDL的输入”，一般的PLL，是把参考时钟做为一个输入既可，这是基于什么原因啊？

2),什么样的方式，可以让PD与参考时钟作为VCDL的输入，我看到过通过“与非逻辑”实现这个功能的，是否还有其他的实现方法？
其实现方法有没有什么依据可寻？

DLL环路的harmonic lock和false lock问题？是一个意思吗？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2



EETOP诚邀模拟IC相关培训讲师	创芯人才网--重磅上线啦！