design does not contain any logic

ypc100 · 发表于 2009-2-15 16:43:23

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我先用block tool创一符号块，后用verilog写了一个简单的与门程序，一编译就这错误Error: Can't synthesize current design -- design does not contain any logic .本人刚学，请高人们讲讲原因程序:module and_2(A, B, C); input A; input B; output C; assign C=A&B;endmodule

zhangfuquan · 发表于 2009-5-5 21:23:48

你只能进行仿真验证不能进行综合

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