ACEX1K器件内部FIFO

kuangshunlan · 发表于 2004-2-14 10:02:44

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ACEX1K器件中使用内部FIFO有那位高人做过，给点建议和帮助吧，谢谢了！LPM_FIFO_DC有四个状态输出，但是目前我得只有wrfull和wrempty有变化，rdfull和rdempty状态始终不变，这是我在板子上读出的状态值，我需要这些状态来告诉我数据是否有效啊！！

kuangshunlan · 发表于 2004-2-14 13:37:33

高人情帮忙啊，现在状态有了变化了。但是数据和控制信号自己用得不好啊，我得情况有点复杂：1.写数据时钟很快，而且数据没有规律。（所以用内部fifo希望足够快）2.读数据采用计算机读信号与地址译码出来的脉冲信号（也就是说，计算机读出状态，然后在可以读数而且计算机有时间读数的情况下读出，当然，要保证数据不丢失）。以前的设计使用外部fifo，但是速度只能到40m，现在是100m，可能实现吗？关键是必须要做到啊

greenpine · 发表于 2004-2-14 14:23:51

为什么不用单时钟的

kuangshunlan · 发表于 2004-2-14 14:58:00

是这样的，考虑到单时钟的话就只能是100m，速度有问题的啊。现在双时钟呢，就是，我得数据虽然没有规律，但是数据量不是很大，我能在一定时间内读走数据。版主大人有什么高招请指教，对于单时钟如果有什么方法可以实现也可以啊，真的。只是自己没有想明白啊，谢谢版主了，请明示啊！

kuangshunlan · 发表于 2004-2-16 08:26:11

版主大人，帮帮忙，给个方向啊，谢谢了！

dragonyoo · 发表于 2004-2-17 10:41:39

100M的速度有点高，首先你需要time analysis。
fifo读写时两边的时钟一定要连续，不能是脉冲式的时钟，忽有忽无的那种。
选择产生fifo，有一项会告诉你读写是同步还是异步

kuangshunlan · 发表于 2004-2-17 14:13:08

dragonyoo,非常感谢你的回答，但是我不是非常明白你的意思，麻烦你给解释一下，非常感谢！谢谢你！

dragonyoo · 发表于 2004-2-18 15:39:56

  使用器件，要做频率分析，看看你的器件最高支持的频率有多少。
  以前我用fifo时，将读信号一直置为高（有效电平为高），而将时钟设置为某一连续时钟和另外一控制信号的与逻辑，我以为只要时钟来个脉冲，就将数据读走，结果不对。建议你作仿真，看看逻辑设计的对不对。
  你可以在写端，将数据线的宽度增倍，相对的将时钟频率降下来